【正文】 部有一個(gè)光標(biāo)發(fā)生器。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 28 第四章、 GW48PK 系統(tǒng) LCD 液晶屏使用方法 . 864A LCM 圖形液晶顯示模塊的電路特性 2864A液晶顯示模塊接口開發(fā) GDM12864A LCM 圖形液晶顯示模塊的電路特性 的電特性 配置于 GW48PK系統(tǒng)的 LCD GDM12864A是帶顯示存儲(chǔ)器的圖形液晶顯示列驅(qū)動(dòng)控制器。 GDM12864A 的主要特性為： 序號(hào) 符號(hào) 電平 狀態(tài) 功能 1 GND 0V － 電源地 2 Vcc － 邏輯電源正 3 V0 0～ 5V － 液晶顯示驅(qū)動(dòng)電源 4 D/I H/L 輸入 寄存器選擇信號(hào) 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 29 5 R/W H/L 輸入 讀／寫選擇信號(hào) 6 E H/L 輸入 使能信號(hào) 7 DB0 H/L 三態(tài) 數(shù)據(jù)總線（最低位） 8 DB1 H/L 三態(tài) 數(shù)據(jù)總線 9 DB2 H/L 三態(tài) 數(shù)據(jù)總線 10 DB3 H/L 三態(tài) 數(shù)據(jù)總線 11 DB4 H/L 三態(tài) 數(shù)據(jù)總線 12 DB5 H/L 三態(tài) 數(shù)據(jù)總線 13 DB6 H/L 三態(tài) 數(shù)據(jù)總線 14 DB7 H/L 三態(tài) 數(shù)據(jù)總線（最高位） 15 CS2 H 輸入 片選 2（高電平有效） 16 CS1 H 輸入 片選 1（高電平有效） 17 /RES L 輸入 復(fù)位信號(hào)（低電平有效） 18 VEE 輸出 LCD 驅(qū)動(dòng)負(fù)電壓 19 A 輸入 背光電源（ +） 20 K 0V － 背光電源（ ） GDM12864A 接口信號(hào)中的兩個(gè) 片選信號(hào)的組合定義見下表。第一條和第二條指令為顯示狀態(tài)設(shè)置類；其余指令為數(shù)據(jù)讀／寫操作指令。此時(shí)接口電路被封鎖，不能接受除讀狀態(tài)字以外的任何操作。 RESET 表示當(dāng)前 GDM12864A 的工作狀態(tài)，即反映 RST 端的電平狀態(tài)。只有在 BUSY=0時(shí)，計(jì)算機(jī)對(duì) GDM12864A 的操作才能 有效。 D位為顯示開／關(guān)的控制位。 ● 顯示起始行設(shè)置（ Display Start Line） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 0 1 1 顯示起始行（ 0~63） 該指令設(shè)置了顯示起始行寄存器的內(nèi)容。 GDM12864A 將顯示存儲(chǔ)器分成 8 頁，指令代碼中 P2～ PO就是要確定當(dāng)前所要選擇的頁面地址，取值 范圍為0～ 7H，代表第 l～ 8 頁。 頁面地址的設(shè)置和列地址的設(shè)置將顯示存儲(chǔ)器單元唯一地確定下來，為后來的顯示數(shù)據(jù)的讀／寫作了地址的選通。 DDRAM 地址表 CS1=1 CS2=1 Y= 0 1 。 顯示控制器的設(shè)計(jì)應(yīng)模塊化，可被別人所再用，所以必須考慮與別人的接口。 設(shè)計(jì)的關(guān)鍵是 LCD 顯示模塊。它不能直接實(shí)現(xiàn)一個(gè)模塊，來顯示字符。這個(gè)外部輸出接口（ LCD 顯示模塊）就是為了實(shí)現(xiàn)硬件相關(guān)部分設(shè)計(jì)向硬件無關(guān)設(shè)計(jì)產(chǎn)轉(zhuǎn)變。當(dāng)然這個(gè)外部輸出接口的設(shè)計(jì)與具體的液晶器件有很大關(guān)系。它可以實(shí)現(xiàn)一個(gè)輸出端口，這個(gè)端口能向喇叭輸出聲音信號(hào)。如一般的 CRT 顯示器，在接上源并無信號(hào)輸入時(shí)，也會(huì)顯示“ No singnal input” 等信息，表明其仍正常。 62 63 行號(hào) X=0 ↓ X=7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 DB7 0 ↓ 7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 8 ↓ 55 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 DB0 ↓ DB7 56 ↓ 63 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 33 第五章 總體系統(tǒng)設(shè)計(jì)及資源 在 LCD 模塊上顯示 “WELCOME TO DIANX UEYUAN” 和 “GOOD LUCK” 等字符，設(shè)計(jì)一個(gè)頂層模塊然后在其下面建立 3 個(gè)功能獨(dú)立的子模塊， 即分頻模塊、 LCD顯示模塊和執(zhí)行指令模塊。操作完成后列地址計(jì)數(shù)器自動(dòng)加一。 ● 列地址設(shè)置（ Set Y address） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 1 Y address(0~63) 該指令設(shè)置了 Y 地址計(jì)數(shù)器的內(nèi)容， C5～ CO＝ O～ 3FH（ 1～ 64）代表某一頁面上的某一單元地址，隨后的一次讀或?qū)憯?shù)據(jù)將在這個(gè)單元上進(jìn)行。如果定時(shí)間隔地，等間距地修改（如加一或減一）顯示起始行寄存器的內(nèi)容，則顯示屏將呈現(xiàn)顯示內(nèi)容向上或向下平滑滾動(dòng)的顯示效果。此時(shí)在狀態(tài)字中 ON／ OFF=0。若不為“ 0”，則計(jì)算機(jī)需要等待，直至 BUSY=0 為止。當(dāng) RST 為高電平狀態(tài)時(shí)， GDM12864A 為正常工作狀態(tài)， RESET=0。 ON／ OFF 表示當(dāng)前的顯示狀態(tài)。狀態(tài)字為一個(gè)字節(jié)，其中僅有 3 位有效位，它們是： BUSY 表示當(dāng)前 GDM12864A 接口控制電路運(yùn)行狀態(tài)。 GDM12864A 的指令功能非常簡(jiǎn)單，指令一覽表如下表所示。 顯示數(shù)據(jù)為“ 1”，相應(yīng)的像素點(diǎn)顯示；顯示數(shù)據(jù)為“ 0“，相應(yīng)的像素點(diǎn)就不顯示。光標(biāo)地址計(jì)數(shù)器指示在一幀顯示過程中，當(dāng)前的區(qū)的地址指針。這些功能由控制部的寄存器的內(nèi)容所決定。首先是時(shí)鐘系統(tǒng)，液晶顯示控制器都有獨(dú)立的時(shí)鐘，由這個(gè)時(shí)鐘提供給時(shí)生器以生成控制時(shí)序和顯示時(shí)序。 M— 交流驅(qū)動(dòng)波形信號(hào)。這些時(shí)序信號(hào)作為控制脈沖向液晶顯示驅(qū)動(dòng)系統(tǒng) 輸出，也作為顯示數(shù)據(jù)傳輸?shù)耐ǖ馈? 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 26 圖 331 液晶顯示控制器原理框圖 液晶控制器通常都具有自 己的時(shí)鐘，也就是說液晶控制器的工作不依賴于處理器的系統(tǒng)時(shí)鐘，這樣液晶顯示控制器和微處理器在讀寫的時(shí)候就有一個(gè)握手過程。接下來介紹一下液晶顯示控制器各個(gè)組成部分的功能 [16] 1)接口部 液晶顯示控制器的接口部有指令寄存器 /譯碼器、數(shù)據(jù)緩沖器和狀態(tài)字寄存器以及相關(guān)的邏輯電路組成。增加了與計(jì)算 機(jī)的接口電路和控制寄存器，從而形成了具備定控制能力的液晶顯示驅(qū)動(dòng)控制器，從而形成了具備有一定控制能力的液晶驅(qū)動(dòng)控制器。 綜合以上的這些特性，我們可以把控制器的特性簡(jiǎn)稱為三部一集，即接控制部、區(qū)東部和指令集。在交流驅(qū)動(dòng)波形 M 的變換下，驅(qū)動(dòng)輸出將產(chǎn)生不同的驅(qū)動(dòng)脈沖序從而實(shí)現(xiàn)對(duì)液晶像素的驅(qū)動(dòng)。 在驅(qū)動(dòng)器中，移位寄存器是用于完成顯示數(shù)據(jù)傳輸?shù)模捎昧舜氩⒊銎?，并行輸出連接到鎖存器輸入端。 我們接下來再看看液晶驅(qū)動(dòng)器是怎么構(gòu)成的。假設(shè)一幀的掃描行數(shù)為 N，掃描一時(shí)間是 1，那么一行所占有的時(shí)間為一幀時(shí)間的 /lN，該值稱為占空比系數(shù)。液晶屏上任一像素位置都由其所在的行與列確定 [5]。當(dāng) A 為，’ 1”時(shí)，抑或電路輸出與 BP 反向的段電極脈當(dāng) A 為“ 0”時(shí)輸出與 BP 同向德段電極 脈沖。在不顯示的像素電極上加入一個(gè)與背電極脈沖同相位的等幅正脈沖序列，在該像素上產(chǎn)生 0V 壓差，從而形成液晶顯示 的交流驅(qū)動(dòng)。 常用于液晶顯示器件上的驅(qū)動(dòng)方法有靜態(tài)驅(qū)動(dòng)和動(dòng)態(tài)驅(qū)動(dòng)兩種。節(jié)約能源等等。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 21 第三章 液晶顯示及其控制驅(qū)動(dòng)機(jī)理分析 由于液晶自身的優(yōu)點(diǎn)，如易于彩色化、無電磁輻射、長(zhǎng)壽命、被動(dòng)顯示等得液晶顯示器具有很多適合人們使用的優(yōu)點(diǎn) :畫面色彩還原效果較之 CRT 好，顯示器的液晶技術(shù)可產(chǎn)生比一般映像管顯示器更清晰、更精準(zhǔn)的影 像畫質(zhì)，真實(shí)、更飽和的色彩呈現(xiàn) 。 ? 通信領(lǐng)域 ： 目前在寬帶固定無線設(shè)備，中、低端路由器， WLAN 接入點(diǎn)， DSL 路由器等方面， NiosⅡ技術(shù)已獲得了越來越多的應(yīng)用。 ? 16位的指令寬度，減少了代碼的長(zhǎng)度以及指令存儲(chǔ)器的寬度。在這個(gè)階段設(shè)計(jì)者要使用第二階段得到的硬件配置文件以及第三階段得到的軟件代碼在開發(fā)板上進(jìn)行詳細(xì)的測(cè)試。在這種情況下， Nios 開發(fā)者可以使用自己的自啟動(dòng)代碼來完全代替 GREM Monitor 監(jiān)控程序。 使用片 外存儲(chǔ)器，可以分為以下兩種方法 [17]： ? 在 Nios控制臺(tái)窗口下使用 srec2flash腳本命令將 .srec格式的可執(zhí)行代碼轉(zhuǎn)換為開發(fā)板上 Flash 存儲(chǔ)器所認(rèn)可的 .flash 格式文件。通過使用 Nios 開發(fā)板自帶的 GNU debugger(GDB)調(diào)試器可以對(duì) .out 格式的可執(zhí)行代碼進(jìn)行調(diào)試。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) LCD 顯示控制器 18 3. 下載可執(zhí)行代碼到開發(fā)板 通過使用 niosrun 批處理腳本，可以將第二步編譯生成的可執(zhí)行代碼下載到開發(fā)板上，并且立即執(zhí)行代碼。 SDK 中包含的頭文件和庫文件，為軟件開發(fā)人員省去了創(chuàng)建硬件映射表和編程底層硬件子程序的基礎(chǔ)性編程操作。 第三階段 :軟件設(shè)計(jì)階段。此階段有以下幾個(gè)步驟 : 1. 使用 Quartus軟件對(duì)于 Altera沒有提供 IP核的系統(tǒng)組成部分 (用戶自定義邏輯或者用戶自定義接口 )進(jìn)行設(shè)計(jì)。在這個(gè)階段我們需要解決的問題是對(duì)目標(biāo)系統(tǒng)進(jìn)行功能分析，確定系統(tǒng)的性能指標(biāo)，在此基礎(chǔ)上決定系統(tǒng)中需要采用哪些組件。 圖 21 所示的是 Nios 系統(tǒng)開發(fā)的流程圖，概述了利用 SOPC 工具實(shí)現(xiàn) Nios應(yīng)用系統(tǒng)的硬件設(shè)計(jì)流程 [18]。 Nios的硬件設(shè)計(jì)流程就是為了定制合適的 CPU和外設(shè)，然后在 SOPC Builder和 QuartusII 中實(shí)現(xiàn)外設(shè)定義完成后，即可對(duì) Nios CPU 和各外設(shè)模塊的特性、大小及在系統(tǒng)中地址分配等進(jìn)行設(shè)定。 SOPC 系統(tǒng)設(shè)計(jì)的基本軟件工具主要有 :Quartus II，用于完成 Nios 系統(tǒng)的綜合、硬件優(yōu)化、適配、編程下載和硬件系統(tǒng)測(cè)試； SOPC Builder 是 Altera Nios 嵌入式處理器開發(fā)軟件包，用于實(shí)現(xiàn) Nios 系統(tǒng)的配置、生成、 Nios 系統(tǒng)相關(guān)的監(jiān)控和軟件調(diào)試平臺(tái)的生成； ModelSim ，用于對(duì) SOPC Builder 生成的 Nios 的 HDL 描述進(jìn)行系統(tǒng)功能仿真； Matlab/DSP Builder，可借助于生成 Nios 系統(tǒng)的硬件加速器，進(jìn)而為其定制新的指令； GNU Pro，用于進(jìn)行軟件調(diào)試。 ● 設(shè)計(jì)技術(shù)直接面向用戶，即專用集成電路的被動(dòng)使用者同時(shí)也可能是專用集成電路的主動(dòng)設(shè)計(jì)者。 SOPC 技術(shù)的目標(biāo)就是企圖將盡可能大而完整的電子統(tǒng)，包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速氣系統(tǒng)、 DSP 系統(tǒng)、數(shù)字通信系統(tǒng)、存儲(chǔ)電路以及普通數(shù)字系統(tǒng)等，在單一 FPGA 中實(shí)現(xiàn)，使得所設(shè)計(jì)的電路系統(tǒng)在其規(guī)模、可靠性、體積、功耗、功能、性能指標(biāo)、上市周期、開發(fā)成本、產(chǎn)品維護(hù)及其硬件升級(jí)等多方面實(shí)現(xiàn)最優(yōu)化。 4. 可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體 。 7．燒寫器件（編程） [14]。 、 布線。 用高級(jí)語言設(shè)計(jì)電路的流程： ； 。串行模式可以采用串行 PROM 編程 FPGA。這樣 ,同一片 FPGA,不同的編程數(shù)據(jù) ,可以產(chǎn)生不同的電路功能。 加電時(shí) ,FPGA 芯片將 EP