基于fpga的數(shù)字電子時鐘設(shè)計與實現(xiàn)(已修改)
2025-06-30 14:12 本頁面
【正文】 桂林電子科技大學課程設(shè)計（論文）報告用紙 第 18 頁 共 19 頁 課程設(shè)計(論文)說明書題 目：基于FPGA的數(shù)字電子時 鐘設(shè)計 院 （系）：信息與通信學院 專 業(yè)：微電子學 學生姓名： 學 號：0900240115 指導教師： 職 稱：實驗師 2012 年 12 月 25 日一、所用設(shè)備與器材 使用儀器設(shè)備有FPGA DE270開發(fā)板、PC機、信號發(fā)生器。圖1 FPGA DE270開發(fā)板圖二．系統(tǒng)方案 設(shè)計思想利用數(shù)字電子技術(shù)、EDA設(shè)計方法、FPGA等技術(shù)，設(shè)計、仿真并實現(xiàn)一個基于FPGA的數(shù)字電子時鐘基本功能， 其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE270實驗板的50MHz輸出，分頻器將50MHz的方波進行分頻進而得到1Hz的標準秒脈沖，時、分、秒計時模塊分別由二十四進制時計數(shù)器、六十進制分計數(shù)器和六十進制秒計數(shù)器完成，校時模塊完成時和分的校正。擴展功能設(shè)計為倒計時功能，從59分55秒至59分59秒，每秒亮一盞燈報時。20世紀末，電子技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力的推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能更進一步，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。20世紀80年代末，出現(xiàn)了FPGA(Field Progrommable Gate Array)，CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們在PCB設(shè)計的原理圖輸入，自動布局布線及PCB分析，以及邏輯設(shè)計，邏輯仿真布爾綜合和化簡等方面擔任了重要的角色，為電子設(shè)計自動化必須解決的電路建模，標準文檔及仿真測試奠定了基礎(chǔ)。硬件描述語言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計主流硬件的描述語言。本論文就是應(yīng)用VHDL語言來實現(xiàn)秒表的電路設(shè)計。VHDL語言是標準硬件描述語言，它的特點就是能形式化抽樣表示電路結(jié)構(gòu)及行為，支持邏輯設(shè)計中層次領(lǐng)域的描述，借用了高級語言的精巧結(jié)構(gòu)簡化電路描述，具有電路模擬與驗證及保證設(shè)計的正確性，支持電路由高層向底層的綜合變換，便于文檔管理，易于理解和設(shè)計重用。EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。用VHDL語言開發(fā)的流程:（1）文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。（2）功能仿真：將文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真）。（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。（edif）的EDA工業(yè)標準文件。（4）布局布線：，即把設(shè)計好的邏輯安放到PLD/FPGA內(nèi)。（5）編程下載：確認仿真無誤后，將文件下載到芯片中。本設(shè)計為一個多功能的數(shù)字鐘，具有時、分、秒計數(shù)顯示功能，以24小時的循環(huán)計數(shù)：具有校對功能。本設(shè)計采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計文件，在Quartus 工具軟件下，采用自頂向下的設(shè)計方式，由各個基本模塊共同構(gòu)建了一個基本FPGA的數(shù)字鐘。系統(tǒng)主芯片采用EP2C70F896C6，有時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成時、分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的校時、清零、啟停功能。隨著電子技術(shù)的發(fā)展，數(shù)字電路朝著速度快、容量大、體積小、重量輕的方向發(fā)展。人們對時間計量的精度要求越來越高，鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便。數(shù)字鐘是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。本次設(shè)計以數(shù)字電子為主，實現(xiàn)對時、分、秒數(shù)字顯示的計時裝置,周期為24小時，顯示滿刻度為23時59分59秒，并具有校時功能和報時功能的數(shù)字電子鐘。課程設(shè)計所采用的開發(fā)平臺：Quartus II是可編程片上系統(tǒng)的綜合性設(shè)計環(huán)境，它支持CPLD和FPGA器件的開發(fā)。FPGA (Field Programmable Gate Array）現(xiàn)場可編程門陣列，內(nèi)部主要由許多
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