【正文】 分貝 dB 線密度 特 [克斯 ] tex 1 tex=lg/km 表 25 用于構(gòu)成十進(jìn)倍數(shù)和分?jǐn)?shù)單位的詞頭 所表示的因數(shù) 詞頭名稱 詞頭符號 1018 1015 1012 109 106 艾 [可薩 ] 拍 [它 ] 太 [拉 ] 吉 [咖 ] 兆 E P T G M 基于 VHDL 的數(shù)字時(shí)鐘設(shè)計(jì) 通信 101_李紅 _202010404133 31 103 102 101 101 102 103 106 109 1012 1015 1018 千 百 十 分 厘 毫 微 納 [諾 ] 皮 [可 ] 飛 [母托 ] 阿 [托 ] k h da d c m μ n p f a 注： 、月、年（年的符號為 a）為一般常用時(shí)間單位。 法定單位的定 義、使用方法等，由國家計(jì)量局另行規(guī)定。 正文層次 正文層次的編排理工類論文應(yīng)采用表 3的格式，文管類可采用表 4的 格式。 摘要及關(guān)鍵詞 中文摘要題頭用小二號黑體字居中排寫，然后隔行書寫摘要的文字部分，摘要正文用小四號宋體，行距 20磅。 第二層次（節(jié)）題序和標(biāo)題用小三號黑體字。論文題目中文字?jǐn)?shù)不得超過 25 字，要求字體居中 學(xué)院（系） 宋體字四號，行距固定值 20磅 ,間距段前、段后分別為 ，字體左對齊 專業(yè) 同上 學(xué)生姓名 同上 學(xué) 號 同上 指導(dǎo)教師 同上 答辯日期 同上 本科畢業(yè)設(shè)計(jì) /論文 任務(wù)書 (單面打印 ) 本科畢業(yè)設(shè)計(jì) /論文 B5 紙，單 面打印，不編頁碼 中、英文摘要 名稱 中文摘要 英文摘要 標(biāo)題 摘要：黑體字小二居中，行距固定值 20磅，間距段前、段后分別為 1 行 Abstract： Times New Roman 體小二號居中，行距固定值 20 磅，間距段前、段后分別為 1 行 基于 VHDL 的數(shù)字時(shí)鐘設(shè)計(jì) 通信 101_李紅 _202010404133 23 段落 文字 宋體字小四號，行距固定值 20 磅 Times New Roman體小四號，行距固定值 20 磅 關(guān)鍵詞 同上，“關(guān)鍵詞”三字加粗 同上，“ Key Words”兩詞加粗 頁碼 羅馬大寫數(shù)字， Times New Roman體小五號字 羅馬大寫數(shù)字， Times New Roman體小五號字 目錄 名稱 示例 格式要求 標(biāo)題 目錄 黑體字小二號居中， 行距 固定值 20 磅，間距段前、段后分別為 1 行 各章目錄 格式范例 黑體字小四號 , 行距固定值 20 磅，兩端對齊，頁碼右對齊 節(jié)標(biāo)題目錄 格式范例 宋體字小四號，行距固定值 20 磅，兩端對齊，頁碼右對齊，左縮進(jìn) 2 字符 條標(biāo)題目錄 格式范例 宋體字小四號，行距固定值 20 磅 ,兩端對齊，頁碼右對齊，左縮進(jìn) 3 字符（條標(biāo)題目錄文科左縮進(jìn) 2 字符） 頁碼 格式范例 羅馬大寫數(shù)字， Times New Roman 體小 五號字 正文 名 稱 示例 格式要求 理工論文 文科論文 各章標(biāo)題 第 1 章 一、 黑體字小二號居中，行距固定值 20 磅，間距段前、段后分別為 1 行，理工類章序號與章名間空一個(gè)漢字 節(jié)標(biāo)題 （一） 黑體字小三號，行距固定值 20 磅，間距段前、段后分別為 行，理工類題序與題名間空一個(gè)漢字 條標(biāo)題 黑體字四號，行距固定值 20 磅，間距段前、段后分別為 行，理工類題序與題名間空一個(gè)漢字 款標(biāo)題 （ 1） 黑體字小四號，行距固定值 20 磅，理工類題序與題名間空一個(gè)漢字 正文 段 落文字 宋體字小四號，段落首行左縮進(jìn) 2 個(gè)漢字。 畢業(yè)論文中的插圖不得采用復(fù)印件。 圖中各部分說明應(yīng)采用中文（引用的外文圖除外）或數(shù)字項(xiàng)號，各項(xiàng)文字說明置于圖題之上（有分圖題者，置于分圖題之上）。 對無規(guī)定符號的圖形應(yīng)采用該行業(yè)的常用畫法。 表內(nèi)文字說明，起行空一格，轉(zhuǎn)行頂格，句末不加標(biāo)點(diǎn)。 表頭設(shè)計(jì)應(yīng)簡單明了，盡量不用斜線。 公式序號按章編排，如第 1章第一個(gè)公式序號為“（ 11）”，附錄 2中的第一個(gè)公式為（②1）等。 文稿敘述中不定數(shù)字之后允許用中文計(jì)量單位符號，如“幾千克至 1 000kg”。一些特殊名詞或新名詞應(yīng)在適當(dāng)位置加以說明或注解。 參考文獻(xiàn)序號頂格書寫，不加括號與標(biāo)點(diǎn)，其后空一格寫作者名。文獻(xiàn)中的外文字母一律用正體。 參考文獻(xiàn) 正文中引用文獻(xiàn)標(biāo)示應(yīng)置于所引內(nèi)容最末句的右上角，用小五號字體。文科、管理類可視論文需要進(jìn)行，編寫到 2～ 3級標(biāo)題。 頁眉 、 頁腳 邊距分別為 和 。 藝術(shù)類 論文正文字?jǐn)?shù) 3 000～ 5 000字。 引用網(wǎng)上參考文獻(xiàn)時(shí)，應(yīng)注明該文獻(xiàn)的準(zhǔn)確網(wǎng)頁地址，網(wǎng)上參考文獻(xiàn)不包含在上述規(guī)定的文獻(xiàn)數(shù)量之內(nèi)。 結(jié)論 結(jié)論作為單獨(dú)一 章排列，但不加章號。 緒論 緒論一般作為論文的首篇。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究內(nèi)容。 7 心得體會(huì) 經(jīng)過這次基于 VHDL數(shù)字時(shí)鐘設(shè)計(jì)的課程設(shè)計(jì) ,我收益非淺，從中我學(xué)到了很多東西，通過這次設(shè)計(jì)使我明白了自己原來知識還比較欠缺，自己要學(xué)習(xí)的東西還太多，課本上的東西終究是“紙上得來終覺淺”，投入實(shí)踐，自 己設(shè)計(jì)，才知道難度比想象中的大。 報(bào)時(shí)模塊調(diào)試 清 0端（ reset）前面一小段（ 200ns）為低電平，后面均為高電平；設(shè)置 min的值，使其分別為…… 58 分、 59 分、 00 分、 01 分、 02 分、 03 分……，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形 ： 由上述波形可以清楚的看到： alarm在 0分時(shí)輸出高電平，并且持續(xù)至 min不為 0。 u3:hour1 port map(reset=reset,set=set,h1=h1, hour=hour, clkh=enh,enhour=enda)。 Component alarm1 ―― 報(bào)時(shí)元件的 例化 Port(reset: in std_logic。 h1: in std_logic_vector(7 downto 0)。 Ensec:out std_logic)。 D1: in std_logic_vector(2 downto 0)。039。 Min:in std_logic_vector(7 downto 0)。 End if。039。 Entity day1 is Port(clkd,set,reset:in std_logic。 并產(chǎn)生進(jìn)位以驅(qū)動(dòng)下一級 end if。event and clkh=39。 ―― 時(shí)計(jì)時(shí)器的進(jìn)位，用來驅(qū)動(dòng)星期計(jì)時(shí)器 End。 時(shí)模塊程序 Library ieee。139。 ―― 對分計(jì)時(shí)器清 0 Elsif set=39。 Entity minute1 is Port(clk,set,reset:in std_logic。 以驅(qū)動(dòng)下一級 end if。event and clk=39。 ― 秒計(jì)時(shí)器的進(jìn)位，用來驅(qū)動(dòng)分計(jì)時(shí)器 End。 5 VHDL 實(shí)現(xiàn)各模塊 程序設(shè)計(jì) 秒模塊設(shè)計(jì) Library ieee。 clkm為驅(qū)動(dòng)分計(jì)時(shí)器工作的時(shí)鐘，與 ensec相連接；min為分計(jì)時(shí)器的輸出； enmin為分計(jì)時(shí)器的進(jìn)位信號，作為下一級的時(shí)鐘輸入信號。 1）要求的功能模塊劃分； 2） VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）； 3）代碼仿真模擬（前仿真）； 4）計(jì)綜合、優(yōu)化和布局布線； 5）布局布線后的仿真模擬（后仿真）； 6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。 VHDL將一個(gè)設(shè)計(jì)稱為一個(gè)實(shí)體 Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實(shí)體名、連接）和內(nèi)部的隱藏部分（實(shí)體算法、實(shí)現(xiàn)）。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) ASIC。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。 EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 本設(shè)計(jì)采用的 VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混 合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來越廣泛。二是適用于可邏輯編程器件的硬件編程技術(shù) ,三是可編程邏輯器件設(shè)計(jì)的 EDA 開發(fā)工具 ,它主要用來進(jìn)行可編程邏輯器件應(yīng)用的具體實(shí)現(xiàn)。可編程邏輯器件和相應(yīng)的設(shè)計(jì)技術(shù)體現(xiàn)在三個(gè)主要方面 :一是可編程邏輯器件的芯片技術(shù) 。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（ electronic design automatic,EDA）技術(shù)。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺上，用硬件描述語言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 VHDL 翻譯成中文就是超高速集成電路硬件描述語言 ,他誕生于 1982 年。 目前，它在中國的應(yīng)用多數(shù)是用 FPGA/CPLD/EPLD的設(shè)計(jì)中。它在 語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關(guān)系的結(jié)構(gòu)。 VHDL 的設(shè)計(jì)步驟 采用 VHDL的系統(tǒng)設(shè)計(jì)，一般有以下 6個(gè)步驟。其中 reset為清 0信號，當(dāng) reset為 0時(shí)，分計(jì)時(shí)器清 0； set 為置數(shù)信號，當(dāng) set動(dòng)態(tài)顯示電路 計(jì)時(shí)器 秒計(jì)時(shí)器 分計(jì)時(shí)器 時(shí)計(jì)時(shí)器 星期計(jì)時(shí)器 整點(diǎn)報(bào)時(shí) 重置時(shí)間 6 為 0時(shí)，分計(jì)時(shí)器置數(shù)，置 m1的值。 報(bào)時(shí)模塊（ alarm1）的功能是當(dāng)整點(diǎn)（將 min作為該模塊的輸入信號， min=00）時(shí)， alarm輸出高電平，并且持續(xù) 1分鐘。 ―― 秒輸出端 Ensec:out std_logic)。 ―― 對秒計(jì)時(shí)器置 s1的數(shù) Elsif clk39。039。 7 Use 。 then sec=00000000。ensec=39。 End。 ―― 時(shí)輸出端 Enhour:out std_logic)。 ―― 對時(shí)計(jì)時(shí)器置 h1 的數(shù) Elsif clkh39。039。 Use 。 ―― 對星期計(jì)時(shí)器清 0 Elsif set=39。 End if。 Entity alarm1 is Port(reset:in std_logic。 else ―― 當(dāng)分為 0且清 0 39。 S1,m1,h1:in std_logic_vector(7 downto 0)。 Sec:buffer std_logic_vector(7 downto 0)。 Component hour1 ―― 時(shí)元件的例化 Port(clkh,reset,set: in std_logic。 End Component。 u