【正文】 ................................ 20 設計心得 ................................................................................................................. 23 致謝 ........................................................................................................................ 24 參考文獻 ................................................................................................................. 24 摘要 隨著人類的不斷進步， 現代電子設計技術已進入一個全新的階段 ， 傳統的電子設計方法、工具和器件在更大的程度上 被 EDA 所取代。此數字鐘具有時，分，秒計數顯示功能，以 24小時為計數循環(huán)，能實現清零，調時，調分以及鬧鐘等功能。 EDA 技術 ，技術以大規(guī)模可編程邏輯器件為設計載體 ， 以硬件描述語言為系統邏輯描述主要表達方式 ， 以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統為設計工具 ， 通過有關的開發(fā)軟件 ， 自動完成用軟件的方式設計的電子系統到硬件系統的邏輯編譯 ， 邏輯化簡 ， 邏輯分割 ， 邏輯映射 ， 編程下載等工作。 一、設計分析 設計要求 1）具有時、分、秒計數顯示功能，以 24小時循環(huán)計時。 3）清零功能： reset 為復位鍵，低電平時實現清零功能，高電平時正常計數。 即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊、段碼譯碼模塊和整點報時模塊。 動態(tài)掃描模塊中為動態(tài)掃描控制模塊的脈沖輸入 ， 由外部脈沖發(fā)生電路提供 ， 頻率約為1kHz， sel0、 sel sel2 接外部 38譯碼器 74LS138 的輸入端 A、 B、 C， ss[6..0]、mm[6..0]、 hh[5..0]分別為秒模塊、分模塊、時模塊計數段碼輸出控制信號。此后 VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件 6 描述語言。 （ 5） VHDL 區(qū)別于其他的 HDL，已形成標準，其代碼在不同的系統中可交換建模。 6）器件編程 四、整體設計流圖 各模塊的原理性功能介紹 可編程器件 EP2C5Q208C8N CPLDJTAG 接口 晶振和蜂鳴器 晶體振蕩電路是構成數字式時鐘的核心，它 保證了時鐘走時準確及穩(wěn)定。實現譯。 10 設計的整體框架 在各個模塊都編譯通過的基礎上在頂層用原理圖的方法實現。時間計數模塊是通過計數產生秒、分和小時信號，顯示模塊對時間計數模塊產生的秒、分和小時的信號，通過時鐘掃描逐個在數碼管上顯示。六進制計數器為六選一選擇器的選擇判斷提供輸入信號，六選一選擇器的選擇輸入端段分別接秒各位、分個位、分十位和小時位計數器的輸出，用來完成動態(tài)掃描顯示。039。 否則開始計數 end if。 end entity 。co=39。139。秒的個位一直計數，計數值不到 9時，一直加，直到出現個位出現 9，十位加一。 else clkout=add。 when 011=data=f3。 end case。 when0101=du=00010010。 when0001=du=11111001。 when1001=du=10010000。 （ 5）分頻 器：根據外部的輸入時鐘，將外部時鐘成兩路信號，一路用于正常的計數，一路用于七段顯示數碼管的動態(tài)掃描輸出。139。 0 到 毫秒為高電平 counts:=counts+1。 process(clk) variable countms:integer range 0 to 50000。039。 c=co。按動調分鍵或調小時鍵后，分位或小時位開始自加，再按鍵后停止。 設計心得 通過兩星期的緊張工作，最后完成了我的設計任務 —— 數字鐘的設計與制作。 也是本次課程設計，鞏固了我們以前學過的專業(yè)知識，通過這次的程序設計，使我們對數字系統結構也有了更進一步的了解與認識，同時對數據庫軟件ＥＤＡ技術，ＶＨＤＬ語言等系列知識都有了一定的了解與認識。 use 。139。 end process。 wei: out std_logic_vector(5 downto 0)。 ot=out2。 sel:in std_logic_vector(2 downto 0)。wei=111101。wei=011111。 when0011=du=00110000。 end case。 when0111=du=11111000。 蜂鳴器模塊 library ieee。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then if clk=39。 beep=bep。 clks: out std_logic)。 counts:=counts+1。 process(clk) variable countms:integer range 0 to 50000。039。 entity count is port (cl_r,clk,add: in std_logic。039。event) then if secg=1001 and secs=0101 then secg:=0000。 elsif secg1001 then secg:=secg+1。 時分秒模塊 library ieee。 begin if d = 39。 else count:=count+1。 library ieee。 begin if d = 39。 else count:=count+1。 library ieee。 begin if d = 39。 else count:=count+1。 14 大學本科生畢業(yè)設計 （論文） 撰寫規(guī)范 本科生畢業(yè)設計（論文）是學生在畢業(yè)前提交的一份具有一定研究價值和實用價值的學術資料。 摘要應扼要敘述論文的研究目的、研究方法、研究內容和主要結果或結論，文字要精煉，具有一定的獨立性和完整性，摘要一般應在 300字左右。緒論只是文章的開頭，不必寫章號 。論文中要注重引用近期發(fā)表的與論文工作直接有關的學術期刊類文獻。 附錄 如 開題報告 、文獻綜述、外文譯文及外文文獻復印件、公式的推導、程序流程圖、圖紙、數據表格等有些不宜放在正文中，但有參考價值的內容可編入論文的附錄中。論文正文滿頁為 29行，每行 33個字，字號為小四號宋體，每頁版面字數為957個，行間距為固定值 20磅。摘要、目錄等文前部分的頁碼用羅馬數字單獨編排，正文以后的頁碼用阿拉伯數字 編排 。字數一般在 15字以內，不得使用標點符號。 經濟、管理類論文引用文獻，若引用的是原話，要加引號，一般寫在段中；若引的不是原文只是原意，文前只需用冒號或逗號，而不用引號。 。 不得將引用文獻標示置于各級標題處。 18 層次 層次以少為宜，根據實際需要選擇。中、外文摘要應各占一頁，編排裝訂時放置正文前，并且中文在前，外文在后。頁眉應居中置于頁面上部。 文管類 論文正文字數 12 000－ 20 000字。 在論文正文中必須有參考文獻的編號，參考文獻的序號應按在正文中出現的順序排列。 論文主體 論文主體是論文的主要部分，要求結構合理，層次清楚，重點突出，文字簡練、通順。 關鍵詞 關鍵詞是供檢索用的主題詞條，應采用能覆蓋論文 主要內容的通用技術詞條（參照相應的技術術語標準），一般列 3～ 5個，按詞條的外延層次從大到小排列，應在摘要中出現。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓練環(huán)節(jié)之一，應符合國家及各專業(yè)部門制定的有關標準，符合漢語語法規(guī)范。 end if。 then if clk39。 use 。 end if。 then if clk39。 use 。 end if。 then if clk39。 use 。 end if。co=39。secs:=0000。 c: out std_logic)。 else countms:=0。event and clk=39。039。 architecture fenp of fps is begin process(clk) variable counts:integer range 0 to 50000001。 end architecture。 and clk39。 use 。 when1001=du=10010000。 when0001=du=11111001。 when0101=du=00010010。wei=111111。wei=111011。 du: out std_logic_vector(7 downto 0))。 end process。 end entity。 數碼管位選和段選 library ieee。event then bep=not bep。 entity beep is port( clk: in std_logic。通過此次實踐，我們從中可以找出自己知識的不足與欠缺，以便我們在日后的學習中得以改進與提高。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯系實際，獨立自主的進行設計的能力。設計結果達到要求。 19 gsec=secg。 else countms:=0。event and clk=39。039。 18 系統時鐘的軟件設計 process(clk) variable counts:integer range 0 to 50000000。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then 當前時間的時分秒完全等于設置的鬧鐘時間，蜂鳴器才有效，否則蜂鳴器不響，繼續(xù)顯示當前的時間 if clk=39。 段選 end case。 when0011=du=10110000。 when0111=du=01111000。 process(data,sel) begin if sel=010 or sel=100 then 若是第二個或是第四個數碼管亮，則低位的兩個點要顯示，低電平有效。 when 100=data=f4。 begin process(sel,f0,f1,f2,f3,f4,f5) begin case sel is 數碼管的位選，數碼管為共陽極的，秒分時共用六個 when 000=data=f0。 sel:in std_logic。secg:=0000。 elsif (rclk=39。 begin process(cl_r,clk,rclk,co,add) is variable secg,secs,ad: std_logic_vector(3 downto 0)。 else q=39。event and clk=39。振蕩器產生穩(wěn)定的高頻脈沖信號 ,作為數字鐘的時間基準 ,然后經過分頻器輸出標準秒脈沖。 3）系統核心模塊功能分析及實現 ①時間計數模 塊。有了這一步，就對數字鐘的模塊有了了解。譯碼器輸出與輸入代碼有唯一的對應關系。數字鐘的精度主要取決于時間標準信號的頻率及其穩(wěn)定度。 2）采用 VHDL 進行設計描述 這部分包括設計規(guī)劃和程序的編寫?，F在， VHDL 和 Verilog 作為 IEEE的工業(yè)標準硬件描述語言，又得到眾多 EDA