基于vhdl數(shù)字電路設(shè)計(jì)(完整版)
【正文】 ............................................................................................ 3 設(shè)計(jì)模塊說明 ................................................................................................. 3 方波生成模塊 ............................................................................................ 3 消抖同步模塊 ....................................................................................... 4 密碼鎖邏輯控制模塊 .................................................................................. 5 4 數(shù)字密碼鎖的電路仿真 ............................................................................................... 7 5 總結(jié) ........................................................................................................................... 8 致謝 ............................................................................................................................... 10 1 基于 VHDL 的數(shù)字電路設(shè)計(jì) 摘要 ： EDA技術(shù)的應(yīng)用給電子設(shè)計(jì)帶來巨大變革。 VHDL支持硬件的設(shè)計(jì) 、 驗(yàn)證 、 綜合和測試，以及硬件設(shè)計(jì)數(shù)據(jù)的交換 、 維護(hù) 、 修改和硬件的實(shí)現(xiàn)，具有描述能力強(qiáng)，生命周期長，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利 用 等優(yōu)點(diǎn)。對于不同層次的模塊，應(yīng)采用不同的輸入方式進(jìn)行描述。否則，系統(tǒng)進(jìn)入“錯誤”狀態(tài)，并發(fā)出報(bào)警信號。其中 8個為一組，用來顯示已經(jīng)輸入密碼的個數(shù)，剩余兩個，一個為開鎖綠色指示燈 LT；另一個為報(bào)警紅色指示燈 LF。 clk1:out std_logic)。 ELSE t:=t+1。在 XIAOPRO模塊中，因?yàn)樽兞康馁x值是直接的，立即生效的，它在某一時刻僅包含一個值，而信號的賦值是有一個值，而信號的賦值是有一定附加時延的，故當(dāng)時鐘脈沖下 降沿到來時，變量 temp2和 temp3在賦值語句執(zhí)行后立即分別得到新值： tmp1的值和 tmp2的非值，而輸入信號a經(jīng)過一定時延賦值給信號 tmp1，實(shí)現(xiàn)了消除抖動并且同步的功能。 BEGIN IF clk1 ’event and clk 1=39。 END xiao_arc。其具體操作分為輸入密碼和修改密碼兩部分[16]。此時，數(shù)字鎖又自動進(jìn)入等待下一次開鎖的狀態(tài)。 USE 。 SIGNAL la:std_logic。139。 PROCESS(clk,clr) VARIABLE a:integer range 0 to 8。 lf=39。039。139。amp。 ELSIF a:=0。 END IF。shift(7 downto 1)。039。 END IF。 頂層圖形設(shè)計(jì)結(jié)構(gòu)框圖說明了整個 系統(tǒng)的外部輸入和輸出情況。當(dāng)給初始密碼輸入信號 LC 一個低電平時，就將程序預(yù)先設(shè)定的密碼（“ 10010101”）裝入 lock中， lock的值變?yōu)?95。 在 FPGA 中，不同電路系統(tǒng)的設(shè)計(jì)往往采用 自頂向下的設(shè) 計(jì)方法，亦即將一個大的系統(tǒng)分解成單元電路。 5 總結(jié) VHDL 有著類似 C 語言的風(fēng)格易于學(xué)習(xí)和掌握 ,與傳統(tǒng)的原理圖輸入設(shè)計(jì)方法相比較 ， VHDL 更適用于規(guī)模日益增大的數(shù)字系統(tǒng) ,用 VHDL等硬件描述語言進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)是當(dāng)前 EDA 發(fā)展的趨勢也是一種具有廣闊前景的集成電路開發(fā)工具。當(dāng)輸入的開鎖密碼串行順序裝入 shift 中，并用 lamp 顯示輸入密碼的位數(shù)。為了選擇 EP1K30TC1443器件，應(yīng)將此欄下方標(biāo)有“ Show only Fastest Speet Grades”的勾銷去，以便顯示出所有速度級別的器件。 END PROCESS。shift(7 downto 1)。039。139。139。 lam=39。lam(7 downto 1)。039。 alm=39。039。039。039。 lt:inout std_logic。輸入正確密碼后，鎖打開，同時，密碼修改控制信號 LA 置高電平，就可直接進(jìn)行修改密碼的操作。若鎖內(nèi)密碼為“ 10010101”， K1和 K0置低電平，分別表示輸入“ 1”和“ 0” 。管理員有權(quán)在任何時候按動密碼初始化按鍵
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