【正文】 在畢業(yè)前提交的一份具有一定研究價(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。 NET kr LOC = F4。 NET dig8[1] LOC = M13。 v6。 Inst_jishuqi: jishuqi PORT MAP( clk =clk_1K , clr =n3 , t =n4 , cout0 =v1 , cout1 =v2 , cout2 =v3 , cout3 =v4 , cout4 =v5 , 28 cout5 =v6 , coa =aco )。 enl : OUT std_logic )。 kout1 : OUT std_logic。 t4 : IN std_logic_vector(3 downto 0)。 t4 : OUT std_logic_vector(3 downto 0)。 t_3 : IN std_logic_vector(3 downto 0)。 cout3 : OUT std_logic_vector(2 downto 0)。 q : OUT std_logic )。 use 。 begin Inst_xiaodou: xiaodou PORT MAP( clk =clk , key_in =kin1 , key_out =kout1 )。 kin2 : in STD_LOGIC。 end Behavioral。 k2=k1。event and clk =39。 use 。 23 end case。enl=39。enc=39。 process(state) begin case state is when 00= clr=39。 when 01=n_state=00。 when 01= case key is when 10=n_state=11。 architecture Behavioral of control is signal state:std_logic_vector(1 downto 0):=00。 use 。 end process。 when 0100=seg=1001100。 when 111=bcd=t5。 end process。 when 001=dig_out=11111101。event and clk_1k=39。 dig_out : out STD_LOGIC_VECTOR (7 downto 0)。 use 。 end if。 architecture Behavioral of latch is begin process(t_0,t_1,t_2,t_3,t_4,t_5,display_in) begin if display_in=39。 display_in : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 17 Inst_t_10c: t_10 PORT MAP( clk =clk_100 , clr =clr , en =o2 , co =o3 , sum =cout2 )。 en : IN std_logic。 COMPONENT t_10 PORT( clk : IN std_logic。 cout3 : out STD_LOGIC_VECTOR (2 downto 0)。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。039。 end if。039。 co : out STD_LOGIC。 use 。139。 then if temp=101 then temp=000。 then temp=000。 clr : in STD_LOGIC。 end Behavioral。039。 q : out STD_LOGIC)。 end Behavioral。039。 q : out STD_LOGIC)。 最后，特別感謝老師對(duì)我的幫助，讓我最終順利完成秒表的設(shè)計(jì) 11 實(shí)驗(yàn)。 心得總結(jié) ： 本次 EDA 實(shí)驗(yàn)大致經(jīng)歷了 一個(gè) 多 星期， 這段時(shí)間里我學(xué)到了很多東西。 控制模塊：功能是產(chǎn)生實(shí)現(xiàn)秒表的暫停 or 開始，鎖存 or 清零功能。 注 ： 實(shí)際設(shè)計(jì)中 ， 第二種分頻器被劃歸到計(jì)數(shù)器模塊 ，實(shí)現(xiàn)與原理圖的匹配。 數(shù)據(jù)鎖存器：鎖存數(shù)據(jù)，使顯示保持鎖定。 6 VHDL 設(shè)計(jì)流程 ：（ 1 文本編輯 :用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。在秒表暫停計(jì)時(shí)的情況下，按下 split/reset， 秒表復(fù)位歸零。秒表在很多領(lǐng)域充當(dāng)了重要的角色 ，在不同的場合和 條件下對(duì)于秒表的精度和功能是不同的，有些科學(xué)實(shí)驗(yàn)的要求甚至能達(dá)到納秒級(jí)別。 課題內(nèi)容要求： 本課題目標(biāo)是掌握 VHDL 開發(fā) FPGA 的一般流程，重點(diǎn)是電子秒表的設(shè)計(jì)。 簡介 ： VHDL 特點(diǎn) ： （ 1）作為 HDL 的第一個(gè)國際標(biāo)準(zhǔn)， VHDL 具有很強(qiáng)的可移植性。 （ 2)功能仿真 :將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。 控制器： 控制計(jì)數(shù)器的運(yùn)行、暫停以及復(fù)位；產(chǎn)生鎖存器的是能信號(hào)。 計(jì)數(shù)器：計(jì)數(shù)器功能是通過輸入的時(shí)鐘信號(hào)實(shí)現(xiàn)計(jì)數(shù)功能，在秒表設(shè)計(jì)里，共需要 4 個(gè)模 10 計(jì)數(shù)器和 2 個(gè)模 6 計(jì)數(shù)器。具體而言產(chǎn)生三個(gè)輸出控制信號(hào)：清零，計(jì)數(shù)，鎖存。剛開始我對(duì) VHDL 語言的一無所知而且顯得無從下手，在調(diào)整心態(tài)后我開始仔細(xì)了解和掌握課件中有關(guān)于 VHDL 的語句，設(shè)計(jì)流程和調(diào)試方法，在對(duì)這些有一定理解的基礎(chǔ)上，我又看了幾個(gè)VHDL 應(yīng)用的小例子，增加對(duì) 原理 的熟悉度。 6. 參考文獻(xiàn) : [1]李國洪、胡輝、沈明山 .EDA 技術(shù)與實(shí)驗(yàn) .機(jī)械工業(yè)出版社， 2020 [2]閆石．?dāng)?shù)字電子技術(shù)基礎(chǔ)（第五版）．高等教育出版社， 2020 [3] （美） John ：原理與實(shí)踐（原書第四版） .北京：機(jī)械工業(yè)出版社， 7. 附錄 （各模塊源程序）： （ 1） 分頻器： 48MHz 到 1KHz 分頻器 ： library IEEE。 end fp48m_to_1k。)。 1KHz 到 100Hz 分頻器： library IEEE。 end fp1k_to_100。)。 13 （ 2）計(jì)數(shù)器： 模 6 計(jì)數(shù)器： library IEEE。 en : in STD_LOGIC。co=39。 else temp=temp+1。 else co=39。 use 。 sum : out STD_LOGIC_VECTOR (3 downto 0))。 elsif (clk=39。 end if。 end if。 use 。 cout4 : out STD_LOGIC_VECTOR (3 downto 0)。 16 clr : IN std_logic。 co : OUT std_logic。 Inst_t_6a: t_6 PORT MAP( clk =clk_100 , clr =clr , en =o3 , co =o4 , sum =cout3 )。 use 。 t0 : out STD_LOGIC_VECTOR (3 downto 0)。139。 end process。 entity display is Port ( clk_1k : in STD_LOGIC。 seg_out : out STD_LOGIC_VECTOR (6 downto 0)。139。 when 010=dig_out=11111011。 process(dig) begin case dig is when 000=bcd=t0。 when others=bcd=1010。 when 0101=seg=0100100。 seg_out=seg。 entity control is Port ( clk : in STD_LOGIC。 signal n_state:std_logic_vector(1 downto 0):=00。 when 01=n_state=10。 when others=n_state=state。139。139。039。 end process。 entity xiaodou is Port ( clk : in STD_LOGIC。039。 end if。 開關(guān)消抖組合： library IEEE。 kout1 : out STD_LOGIC。 Inst_xiaodou2: xiaodou PORT MAP( clk =clk , key_in =kin2 , 25 key_out =kout2 )。 entity timing_clock is Port ( clk : in STD_LOGIC。 END COMPONENT。 cout4 : OUT std_logic_vector(3 downto 0)。 t_4 : IN std_logic_vector(3 downto 0)。 t5 : OUT std_logic_vector(3 downto 0) )。 t5 : IN std_logic_vector(3 downto 0)。 kout2 : OUT std_logic )。 END COMPONENT。 v14 =39。 Inst_latch: latch PORT MAP( t_0 =v1 , t_1 =v2 , t_2 =v3 , t_3 =v14, t_4 =v5 , t_5 =v13 , display_in =n5 , t0 =v7 , t1 =v8 , t2 =v9 , t3 =v10 , t4 =v11 , t5 =v12 )。 NET dig8[2] LOC = L13。 NET seg7[0] LOC = A9。它既是本科學(xué)生開始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對(duì)所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認(rèn)定的重要依據(jù)。摘要中不宜使用公式、圖表，不標(biāo)注引用文獻(xiàn)編號(hào)，避免將摘要寫成目錄式的內(nèi)容介紹。 畢業(yè)設(shè)計(jì)（論文）緒論部分字?jǐn)?shù)不多于全部論文字?jǐn)?shù)的 1/4。對(duì)理工類論文，參考文獻(xiàn)數(shù)量一般應(yīng)在 15篇以上，其中學(xué)術(shù)期刊類文獻(xiàn)不少于 8篇，外文文獻(xiàn)不少于 3篇；對(duì)文科類、管理類論文，參考文獻(xiàn)數(shù)量一般為 10～ 20篇，其中學(xué)術(shù)期刊類文獻(xiàn)不少于 8篇，外文文獻(xiàn)不少于 3篇。 17 論文書寫規(guī)定 論文正文字?jǐn)?shù) 理工類 論文正文字?jǐn)?shù)不少于 20 000字。 頁眉。 摘要 中文摘要一般為 300字左右，外文摘要應(yīng)與中文摘要內(nèi)容相同，在語法、用詞和書寫上應(yīng)正確無誤，摘要頁勿需寫出論文題目。標(biāo)題中盡量不用英文縮寫詞，對(duì)必須采用者，應(yīng)使用本行業(yè)的通用縮寫詞。在參考文獻(xiàn)之外，若有注釋的話，建議采用夾注，即緊接文句，用圓括號(hào)標(biāo)明。未出版論文集者省去“出版者”、“出版年”兩項(xiàng)。 參考文獻(xiàn)書寫格式示例見附錄 1。計(jì)量單位符號(hào)，除用人名命名的單位 20 第一個(gè)字母用大寫之外，一律用小寫字母。 數(shù)字 按國家語言文字工作委員會(huì)等七單位 1987年發(fā)布的《關(guān)于出版物上數(shù)字用法的規(guī)定》，除習(xí)慣用中文數(shù)字表示的以外，一般均采用阿拉伯?dāng)?shù)字（參照附錄 3）。 插表 表格不加左、右邊線。數(shù)字空缺的格內(nèi)加“ — ”字線（占 2個(gè)數(shù)字寬度）。 制圖標(biāo)準(zhǔn) 插圖應(yīng)符合技術(shù)制圖及相應(yīng)專業(yè)制圖的規(guī)定。 電氣圖：圖形符號(hào)、文字符號(hào)等應(yīng)符合附錄 6所列有關(guān)標(biāo)準(zhǔn)的規(guī)定。 表內(nèi)文字說明不加標(biāo)點(diǎn)。表序與表名之間空