【正文】 的輸出來控制多路 復 用的數(shù)據(jù)選擇端口和三八譯碼器的 輸入端口，使其數(shù)據(jù)變化相同。而其他的兩個模 10 計數(shù)器則是 2 位模 10 計數(shù)。 計數(shù)器：計數(shù)器功能是通過輸入的時鐘信號實現(xiàn)計數(shù)功能，在秒表設(shè)計里，共需要 4 個模 10 計數(shù)器和 2 個模 6 計數(shù)器。另一種是通過模為 10 的計數(shù)器進位輸出將上述 1KHz 的時鐘信號轉(zhuǎn)化為 100Hz的時鐘信號，作為計數(shù)器的時鐘輸入。 模塊的功能簡述 ： 分頻器：秒表設(shè)計中共需要兩種分頻器 。 按鍵消抖電路：消除按鍵輸入信號抖動的影響，輸出單脈沖。 控制器： 控制計數(shù)器的運行、暫停以及復位；產(chǎn)生鎖存器的是能信號。 注：其中包含了一個 1kHz 到 100Hz 的分頻器 ， 合并在一個模塊里 。 ： 原理框圖 ： 設(shè)計模塊化： 由以上原理圖可實現(xiàn)秒表設(shè)計的模塊化，具體而言，可以分為 6 個模塊： Seg[6:0] 計數(shù)器 晶振 鎖存器 分 頻 器 掃描顯示控制 (包括掃描控制 和顯示譯碼 ) 計數(shù) 清零 鎖存 按鍵開關(guān) LED 顯示 電路 按鍵消抖 1kHz Dig[7:0] 控制電路 7 分頻器：對晶體振蕩器產(chǎn)生的時鐘信號進行分頻，產(chǎn)生時間基準信號。 (4)時序仿真 :需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。 （ 2)功能仿真 :將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確。 （ 7）設(shè)計靈活，修改方便，同時也便于設(shè)計結(jié)果的交流、保存和重用，產(chǎn)品開發(fā)速度快，成本低。 （ 5）支持模塊化設(shè)計，可將大規(guī)模設(shè)計項目分解成若干個小項目，還可以把已有的設(shè)計 項目作為一個模塊調(diào)用。 （ 3） VHDL 有良好的可讀性，接近高級語言，容易理解。 簡介 ： VHDL 特點 ： （ 1）作為 HDL 的第一個國際標準， VHDL 具有很強的可移植性。在秒表正常運行下，如果按下 split/reset，顯示停止在按鍵時的時間，但秒表仍然在計時；再次按下該鍵，秒表恢復正常顯示。有兩個按鈕開關(guān) start/stop 和 split/reset，控制秒表的啟動、停止、分段和復位： 5 秒表已經(jīng)被復位的情況下，按下 state/stop 鍵，秒表開始計時。除此以外，利用課余時間學習數(shù)字頻率計的硬件實現(xiàn)方法，即用 MultiSim 仿真等。 課題內(nèi)容要求： 本課題目標是掌握 VHDL 開發(fā) FPGA 的一般流程，重點是電子秒表的設(shè)計。本文目的就是基于計算機電路利用 VHDL語言設(shè)計出數(shù)字秒表。 1 設(shè) 計 報 告 課程名稱 ＿＿＿＿＿＿＿ 設(shè)計題目 ＿＿＿＿＿＿＿ 指導老師 ＿＿＿＿＿＿＿ 學 生 ＿＿＿＿＿＿＿ 學 號 ＿＿＿ 現(xiàn)代電子技術(shù)綜合實驗 數(shù)字式秒表設(shè)計與實現(xiàn) 2 目錄 1 引言 …….......................................................................................... 課程設(shè)計的內(nèi)容及要求 .................................................................. 2 VHDL 簡介 …….............................................................................. 硬件描述語言 —— VHDL……...................................................... VHDL 語言的特點 …… ............................................................. VHDL 語言的設(shè)計流程 …… ..................................................... 3 秒表 設(shè)計過程 ……............................................................................ 原理框圖 …….................................................................................. 設(shè)計思路模塊化 ….......................................................................... 模塊的功能 簡述 …… ...................................................................... 分頻器 … ..................................................................................... 計數(shù)器 …… ................................................................................. 數(shù)據(jù)鎖存器 … …............................................ .............................. 顯示譯碼模塊 … .......................................................................... 控制模塊 … …................................................ .............................. 按鍵消抖 模塊 … …........................................ .............................. 頂層文件 …… .............................................................................. 4 模塊電路仿真 ……................................................................................ 分頻器 計數(shù)器 3 模 6 計數(shù)器 模 10 計數(shù)器 5 實驗總結(jié) … ….................................................................................... . 實驗結(jié)論 ……................................................................................... 心得總結(jié) … …................................................................................... 6 參考文獻 ……............................................................ .............................. 7 附錄 (各模塊 源程序 )…............................................... ............................ 4 1. 引言 ： 在當今信息化社會中， 集成電路和計算機應(yīng)用得到 高速發(fā)展。它在人們?nèi)粘Ｉ钜驯夭豢缮伲蠖鄶?shù)電子產(chǎn)品多是由計算機電路組成。秒表在很多領(lǐng)域充當了重要的角色 ，在不同的場合和 條件下對于秒表的精度和功能是不同的，有些科學實驗的要求甚至能達到納秒級別。該設(shè)計以 VHDL 作為硬件開發(fā)語言，以 ISE 作為軟件開發(fā)平臺，準確地實現(xiàn)了秒表計數(shù)、清零、暫停等功能，并使用 ModelSim 仿真軟件對 VHDL 程序?qū)崿F(xiàn)了電路仿真，完成了綜合布局布線，最終將程序下載到芯片 Spartan3A，并通過板子上相應(yīng)模塊驗證實驗的正確性。 秒表設(shè)計的具體要求：計時范圍是 00’00’’00 到 59’59’’99。在秒表正常運行的情況下，如果按下 state/reset 則秒表暫停計時；再次按下該鍵，秒表繼續(xù)計時。在秒表暫停計時的情況下，按下 split/reset， 秒表復位歸零。 （ 2）具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進行仿真模擬，因而能將設(shè)計中的錯誤消除在電路系統(tǒng)裝配之前，在設(shè)計早期就能檢查設(shè)計系統(tǒng)功能的可行性，有很強的預測能力。 （ 4）系統(tǒng)設(shè)計與硬件結(jié)構(gòu)無關(guān)，方便了工藝的轉(zhuǎn)換，也不會因工藝變化而使描述過時。 （ 6）對于用 VHDL 完成的一個確定設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并能自動地把 VHDL 描述轉(zhuǎn)變成門電路級網(wǎng)表文件。 6 VHDL 設(shè)計流程 ：（ 1 文本編輯 :用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。 (3)邏輯綜合 :將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表 達式。 (5)器件編程 :對使用的元件可以進行編程。 計數(shù)器：對時間基準脈沖進行 計數(shù) ，完成計時功能。 數(shù)據(jù)鎖存器：鎖存數(shù)據(jù)，使顯示保持鎖定。 掃描顯示的控制電路：包括掃描計數(shù)器、和 7 段譯碼器；控制 8個數(shù)碼管以掃描方式顯示計時結(jié)果。 每個模塊調(diào)試后可通過頂層文件共同構(gòu)成秒表的總電路 。 一種是通過模為 48000的計數(shù)器進位輸出實現(xiàn)將晶體振蕩器產(chǎn)生的 48MHz 的時鐘信號轉(zhuǎn)化為 1KHz 的時鐘信號作為基準，方便下面各個模塊的取用。 注 ： 實際設(shè)計中 ， 第二種分頻器被劃歸到計數(shù)器模塊 ，實現(xiàn)與原理圖的匹配。具體而言，其中 2 個模 10 計數(shù)器和 2 個模 6 計數(shù)器分別級聯(lián)產(chǎn)生 2 個模 60 計數(shù) 8 器，實現(xiàn)了到秒和到分的進位。 數(shù)據(jù)鎖存器： 它是一個控制端控制的組合邏輯電路，實現(xiàn)了暫時鎖存數(shù)據(jù)的功能。 38 譯碼器的輸出進行位選， bcd 的輸出進行段選使其能在顯示譯碼管顯示完整數(shù)據(jù)。 控制模塊：功能是產(chǎn)生實現(xiàn)秒表的暫停 or 開始，鎖存 or 清零功能。 9 實現(xiàn)方法： Mealy 機或者是 Moore 機方式，區(qū)別是有一個狀態(tài)的不同。方便實現(xiàn)兩個按鍵對秒表的瞬時控制。 4. 模塊電路仿真： 分頻器： 計數(shù)器： 模 6 計數(shù)器： 模 10 計數(shù)器： 10 5. 實驗總結(jié) ： 實驗結(jié)果 ： 經(jīng)過測試 ，可以 由 FPGA 板上的 key7， key8 控制秒表 實現(xiàn)開始暫停鎖存清零的相應(yīng)功能 ，其 它 功能 基本 符合要求。 心得總結(jié) ： 本次 EDA 實驗大致經(jīng)歷了 一個 多 星期， 這段時間里我學到了很多東西。 在編調(diào)試頂層文件的程序時，各元件之間的連接 定義方法和關(guān)系讓我糾結(jié)了好久，最后在別人的建議下，我先畫出模塊連接框圖，明確定義了各個輸入和輸出的類型和變量。 通過這次 實驗， 我懂得了理論與實際相結(jié)合是很重要的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正 理解并掌握其中的原理方法， 從而提高自己的實際動手能力和獨立思考的能力。但更重要的是我們要有自己解決問題的思路和方法，這樣才能不斷完善自己。 最后，特別感謝老師對我的幫助，讓我最終順利完成秒表的設(shè)計 11 實驗。 use 。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 use 。 q : out STD_LOGIC)。 architecture Behavioral of fp48m_to_1k is signal sum:std_logic_vector(15 downto 0):=(others=39。)。039。039。 12 else sum=sum+1。end if。 end process。 end Behavioral。 use 。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values