【正文】 URE jietibo OF jietiboqi IS 結(jié)構(gòu)體說明 BEGIN PROCESS(clk,clr) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。聲明 clr 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 Q: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY jietiboqi IS PORT (clk : IN STD_LOGIC。打開庫文件 USE 。 9 階梯波信號(hào)發(fā)生 器的實(shí)現(xiàn) 該模塊產(chǎn)生的 是階梯 波形 。 q 賦值 END PROCESS。 END IF。 END IF。039。 ELSE IF tmp=00000111 THEN tmp:=00000000。 ELSE tmp:=tmp+8。 a:=39。039。139。 ELSIF clk39。039。 變量說明 VARIABLE a:STD_LOGIC。聲明 q 是標(biāo)準(zhǔn)邏輯 向量類型的輸出端口 8 END sjbo。聲明 clk 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 clr : IN STD_LOGIC。 USE 。 結(jié)束結(jié)構(gòu)體 三角波信號(hào)發(fā)生器的實(shí)現(xiàn) 該模塊產(chǎn)生的三角波形以 64 個(gè)時(shí)鐘為一個(gè)周期，輸出 q 每次加減 8 其 VHDL 語言源程序代碼如下所示： LIBRARY IEEE。 END PROCESS。 q 賦值 END IF。 THEN q=11111111。 THEN clk 為上升沿 IF a=39。event AND clk= 39。 END PROCESS。 END IF。 ELSE a=39。 7 IF tmp1000 THEN a=39。 ELSE tmp:=tmp+1。139。 ELSIF clk39。 THEN a=39。 變量定義 BEGIN IF clr=39。 ARCHITECTURE fangbo1 OF fangboqi IS 結(jié)構(gòu)體說明 SIGNAL a: STD_LOGIC。聲明 clr 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY fangboqi IS PORT (clk: IN STD_LOGIC。打開庫文件 USE 。 方波信號(hào)發(fā)生器的實(shí)現(xiàn) 該模塊產(chǎn)生方波，是通過交替送出全 0 和全 1 實(shí)現(xiàn)，每 16 個(gè)時(shí)鐘翻轉(zhuǎn)一次。 END PROCESS。 當(dāng) temp 值不是選擇值， Q 作未知 處理 6 END CASE。 when 63=d=255。when 61=d=252。when 59=d=245。 when 57=d=233。when 55=d=217。when 53=d=197。 when 51=d=174。when 49=d=150。when 47=d=124。 when 45=d=99。when 43=d=75。when 41=d=53。 when 39=d=34。when 37=d=19。when 35=d=8。 when 33=d=1。when 31=d=0。when 29=d=4。 when 27=d=13。when 25=d=26。when 23=d=43。 when 21=d=64。when 19=d=87。when 17=d=112。 when 15=d=137。when 13=d=162。when 11=d=186。 when 09=d=207。when 07=d=225。when 05=d=239。 when 03=d=249。when 01=d=254。 END IF。 THEN clk 為上升沿 IF temp=63 THEN temp:=0。EVENT AND clk= 39。 THEN d=0。 BEGIN IF clr=39。 聲明 d是標(biāo)準(zhǔn)邏輯向量類型的 輸出端口 END sinqi。聲明 clk是標(biāo)準(zhǔn)邏輯位類型的輸入端口 clr : IN STD_LOGIC。打開庫文件 USE 。 其 VHDL 語言源程序代碼如下所示： LIBRARY IEEE。 最后，在前面模塊做好的基礎(chǔ)上再考慮如何輸出波形的問題，通過對(duì) 四 種波形采樣就可以得到。用示波器測試 D/A 轉(zhuǎn)換器的輸出，可以觀測到 4 種信號(hào)的輸出。 信號(hào)發(fā)生器由各個(gè)單一信號(hào)模塊組合而成，其中信號(hào)產(chǎn)生模塊將產(chǎn)生所需的各種信號(hào)，信號(hào)發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實(shí)現(xiàn)，用 4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)對(duì)四種信號(hào)的選擇。 根據(jù) 題目的 分析與整體構(gòu)思可知，要完成設(shè)計(jì)任務(wù)必須 完成以下要求： 設(shè)計(jì)好 用于波形切換的 四 路 數(shù)據(jù) 選擇器 selector4_1； 設(shè)計(jì)好 用于 總電路設(shè)計(jì)的各個(gè)信號(hào)輸出模塊 ； 設(shè)計(jì)好數(shù)模（ D/A）轉(zhuǎn)換器。 設(shè)計(jì)的主要內(nèi)容和要求 通過使用 VHDL 語言 及 Quartus II 軟件 ，設(shè)計(jì)多功能信號(hào)發(fā)生器的每個(gè)模塊，將正弦波模塊，方波模塊，三角波模塊，階梯波模塊 創(chuàng)建相應(yīng)的元件符號(hào)，同時(shí)設(shè)計(jì)好 4 選 1 數(shù)據(jù)選擇器模塊，再通過原理圖輸入方式，將各個(gè)模塊組合起來，設(shè)計(jì)成一個(gè)完整 的多種信號(hào)發(fā)生器電路，同時(shí)將各個(gè)模塊單獨(dú)進(jìn)行仿真，設(shè)計(jì)各個(gè)模塊的仿真波形，最后進(jìn)行總原理圖電路仿真，設(shè)計(jì)該信號(hào)發(fā)生器的總的仿真波形。 2) 熟悉在 Quartus II 環(huán)境中， 用文本輸入方式與原理圖輸入方式完成電路的設(shè)計(jì)，同時(shí)掌握使用這兩種方式相結(jié)合的 EDA 設(shè)計(jì)思路。 如果有條件，最好將波形數(shù)據(jù)送入 D/A 轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出，用示波器測試 D/A 轉(zhuǎn)換器的輸出，可以觀測到 4 種信號(hào)的輸出 。 1 EDA 課程設(shè)計(jì)報(bào)告書 課題名稱 基于 VHDL 語言信號(hào)發(fā)生器的設(shè)計(jì) 姓 名 易金祥 學(xué) 號(hào) 081220209 院 系 物理與電信工程系 專 業(yè) 電子信息工程 指導(dǎo)教師 周來秀 講師 2020 年 6 月 10 日 ※※※※※※※※※ ※※ ※※※※※※※※※ 2020 級(jí)學(xué)生 EDA課程設(shè)計(jì) 2 一、設(shè)計(jì)任務(wù)及要求： 本課程設(shè)計(jì)主要是利 用 VHDL 語言設(shè)計(jì)一個(gè)信號(hào)發(fā)生器， 要求實(shí)現(xiàn)以下功能： 信號(hào)發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實(shí)現(xiàn)，用 4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)對(duì)四種信號(hào)的輸出進(jìn)行選擇。 根據(jù)輸入信號(hào)的選擇可以產(chǎn)生周期性輸出方波、三角波、正弦波、階梯波四種波形信號(hào)，以及用戶自己編輯的特定波形。 指導(dǎo)教師簽名： 年 月 日 二、指導(dǎo)教師評(píng)語： 指導(dǎo)教師簽名： 年 月 日 三、成績 驗(yàn)收蓋章 年 月 日 3 基于 VHDL 語言信號(hào)發(fā)生器的設(shè)計(jì) 設(shè)計(jì)目的 1) 掌握使用 EDA 工具設(shè)計(jì) 信號(hào)發(fā)生器系統(tǒng) 的設(shè)計(jì)思路和設(shè)計(jì)方法 ， 體會(huì)使用 EDA 綜合過程中電路設(shè)計(jì)方法和設(shè)計(jì)思路的不同 ，理解層次化設(shè)計(jì)理念 。 3) 通過這一部分的學(xué)習(xí)，對(duì) VHDL 語言的設(shè)計(jì)方法進(jìn)行進(jìn)一步的學(xué)習(xí)，對(duì)其相關(guān)語言設(shè)計(jì)規(guī)范進(jìn)行更深層次的掌握，能夠更加熟練的做一些編程設(shè)計(jì)。 信號(hào)發(fā)生器 :體現(xiàn)在它能自動(dòng)的實(shí)現(xiàn)四種波形的轉(zhuǎn)換。 整體設(shè)計(jì)方案 基本設(shè)計(jì)方案：在現(xiàn)有 單一 信號(hào)發(fā)生器的基礎(chǔ)上，加上其它信號(hào)模塊， 通 過組合與設(shè)計(jì)， 用數(shù)模轉(zhuǎn)換器（ D/A）將選中的信號(hào)源 發(fā)出的信號(hào) 由數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，再用示波器顯示出來 ，其信號(hào)發(fā)生器的結(jié)構(gòu)框圖 如圖 所示。最后將波形數(shù)據(jù)送入 D/A 轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換為 4 模擬信號(hào)輸出。 時(shí) 鐘 信 號(hào)信 號(hào) 產(chǎn) 生信 號(hào) 控 制 D / A 轉(zhuǎn) 換輸 出 信 號(hào)選 擇 信 號(hào) 圖 信號(hào)發(fā)生器結(jié)構(gòu)框圖 通過查找資料把各類信號(hào)模塊的程序輸入到 Quartus Ⅱ 中進(jìn)行運(yùn)行仿真，每一步都要慎重小心，錯(cuò)誤難免的，還需要通過課本和資料一一更正。 硬件電路的設(shè)計(jì)與軟件設(shè)計(jì) 根據(jù)題目分析與整體構(gòu)思可知，要完成設(shè)計(jì)任務(wù)必須設(shè)計(jì)出以下模塊 ： 正弦波發(fā)生器的實(shí)現(xiàn) 該模塊產(chǎn)生以 64 個(gè)時(shí)鐘為一個(gè)周期的正弦波。 USE 。 ENTITY sinqi IS PORT ( clk : IN STD_LOGIC。 聲明 clr 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 d : OUT integer range 0 to 255)。 ARCHITECTURE sinb OF sinqi IS BEGIN PROCESS(clr,clk) variable temp:integer range 0 to 63。039。 clr 為低電平 d 為 0 5 ELSIF clk39。139。 ELSE temp:=temp+1。 CASE temp IS when 00=d=255。when 02=d=252。when 04=d=245。 when 06=d=233。when 08=d=217。when 10=d=197。 when 12=d=174。when 14=d=150。when 16=d=124。 when 18=d=99。when 20=d=75。when 22=d=53。 when 24=d=34。when 26=d=19。when 28=d=8。 when 30=d=1。when 32=d=0。when 34=d=4。 when 36=d=13。when 38=d=26。when 40=d=43。 when 42=d=64。when 44=d=87。when 46=d=112。 when 48=d=137。when 50=d=162。when 52=d=186。 when 54=d=207。when 56=d=225。when 58=d=239。 when 60=d=249。when 62=d=254。when others=null。 END IF。 END sinb。 其 VHDL 語言源程序代碼如下所示： LIBRARY IEEE。 USE 。聲明 clk 是標(biāo)準(zhǔn)邏輯位類型的輸入端口 clr: IN STD_LOGIC。聲明 q 是標(biāo)準(zhǔn)邏輯 向量類型的輸出端口 END fangboqi。 BEGIN PROCESS(clk,clr) VARIABLE tmp:std_logic_vector(3 downto 0)。039。039。event AND clk= 39。 THEN clk 為上升沿 IF tmp=1111 THEN tmp:=0000。