【正文】 y declaration if instantiating any Xilinx primitives in this code. library UNISIM。 end Behavioral。039。139。 end if。event) then if en=39。039。 begin process(clk,clr,temp) begin if clr=39。 co : out STD_LOGIC。 use 。 use 。 sum=temp。139。 end if。 then if temp=101 then temp=000。139。 then temp=000。 end t_6。 clr : in STD_LOGIC。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 end Behavioral。 end if。039。)。 q : out STD_LOGIC)。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 end Behavioral。end if。039。)。 q : out STD_LOGIC)。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 最后，特別感謝老師對(duì)我的幫助，讓我最終順利完成秒表的設(shè)計(jì) 11 實(shí)驗(yàn)。 通過這次 實(shí)驗(yàn)， 我懂得了理論與實(shí)際相結(jié)合是很重要的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正 理解并掌握其中的原理方法， 從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。 心得總結(jié) ： 本次 EDA 實(shí)驗(yàn)大致經(jīng)歷了 一個(gè) 多 星期， 這段時(shí)間里我學(xué)到了很多東西。方便實(shí)現(xiàn)兩個(gè)按鍵對(duì)秒表的瞬時(shí)控制。 控制模塊：功能是產(chǎn)生實(shí)現(xiàn)秒表的暫停 or 開始，鎖存 or 清零功能。 數(shù)據(jù)鎖存器： 它是一個(gè)控制端控制的組合邏輯電路，實(shí)現(xiàn)了暫時(shí)鎖存數(shù)據(jù)的功能。 注 ： 實(shí)際設(shè)計(jì)中 ， 第二種分頻器被劃歸到計(jì)數(shù)器模塊 ，實(shí)現(xiàn)與原理圖的匹配。 每個(gè)模塊調(diào)試后可通過頂層文件共同構(gòu)成秒表的總電路 。 數(shù)據(jù)鎖存器：鎖存數(shù)據(jù)，使顯示保持鎖定。 (5)器件編程 :對(duì)使用的元件可以進(jìn)行編程。 6 VHDL 設(shè)計(jì)流程 ：（ 1 文本編輯 :用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。 （ 4）系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無關(guān)，方便了工藝的轉(zhuǎn)換，也不會(huì)因工藝變化而使描述過時(shí)。在秒表暫停計(jì)時(shí)的情況下，按下 split/reset， 秒表復(fù)位歸零。 秒表設(shè)計(jì)的具體要求：計(jì)時(shí)范圍是 00’00’’00 到 59’59’’99。秒表在很多領(lǐng)域充當(dāng)了重要的角色 ，在不同的場(chǎng)合和 條件下對(duì)于秒表的精度和功能是不同的，有些科學(xué)實(shí)驗(yàn)的要求甚至能達(dá)到納秒級(jí)別。 1 設(shè) 計(jì) 報(bào) 告 課程名稱 ＿＿＿＿＿＿＿ 設(shè)計(jì)題目 ＿＿＿＿＿＿＿ 指導(dǎo)老師 ＿＿＿＿＿＿＿ 學(xué) 生 ＿＿＿＿＿＿＿ 學(xué) 號(hào) ＿＿＿ 現(xiàn)代電子技術(shù)綜合實(shí)驗(yàn) 數(shù)字式秒表設(shè)計(jì)與實(shí)現(xiàn) 2 目錄 1 引言 …….......................................................................................... 課程設(shè)計(jì)的內(nèi)容及要求 .................................................................. 2 VHDL 簡(jiǎn)介 …….............................................................................. 硬件描述語言 —— VHDL……...................................................... VHDL 語言的特點(diǎn) …… ............................................................. VHDL 語言的設(shè)計(jì)流程 …… ..................................................... 3 秒表 設(shè)計(jì)過程 ……............................................................................ 原理框圖 …….................................................................................. 設(shè)計(jì)思路模塊化 ….......................................................................... 模塊的功能 簡(jiǎn)述 …… ...................................................................... 分頻器 … ..................................................................................... 計(jì)數(shù)器 …… ................................................................................. 數(shù)據(jù)鎖存器 … …............................................ .............................. 顯示譯碼模塊 … .......................................................................... 控制模塊 … …................................................ .............................. 按鍵消抖 模塊 … …........................................ .............................. 頂層文件 …… .............................................................................. 4 模塊電路仿真 ……................................................................................ 分頻器 計(jì)數(shù)器 3 模 6 計(jì)數(shù)器 模 10 計(jì)數(shù)器 5 實(shí)驗(yàn)總結(jié) … ….................................................................................... . 實(shí)驗(yàn)結(jié)論 ……................................................................................... 心得總結(jié) … …................................................................................... 6 參考文獻(xiàn) ……............................................................ .............................. 7 附錄 (各模塊 源程序 )…............................................... ............................ 4 1. 引言 ： 在當(dāng)今信息化社會(huì)中， 集成電路和計(jì)算機(jī)應(yīng)用得到 高速發(fā)展。 課題內(nèi)容要求： 本課題目標(biāo)是掌握 VHDL 開發(fā) FPGA 的一般流程，重點(diǎn)是電子秒表的設(shè)計(jì)。有兩個(gè)按鈕開關(guān) start/stop 和 split/reset，控制秒表的啟動(dòng)、停止、分段和復(fù)位： 5 秒表已經(jīng)被復(fù)位的情況下，按下 state/stop 鍵，秒表開始計(jì)時(shí)。 簡(jiǎn)介 ： VHDL 特點(diǎn) ： （ 1）作為 HDL 的第一個(gè)國際標(biāo)準(zhǔn)， VHDL 具有很強(qiáng)的可移植性。 （ 5）支持模塊化設(shè)計(jì)，可將大規(guī)模設(shè)計(jì)項(xiàng)目分解成若干個(gè)小項(xiàng)目，還可以把已有的設(shè)計(jì) 項(xiàng)目作為一個(gè)模塊調(diào)用。 （ 2)功能仿真 :將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。 ： 原理框圖 ： 設(shè)計(jì)模塊化： 由以上原理圖可實(shí)現(xiàn)秒表設(shè)計(jì)的模塊化，具體而言，可以分為 6 個(gè)模塊： Seg[6:0] 計(jì)數(shù)器 晶振 鎖存器 分 頻 器 掃描顯示控制 (包括掃描控制 和顯示譯碼 ) 計(jì)數(shù) 清零 鎖存 按鍵開關(guān) LED 顯示 電路 按鍵消抖 1kHz Dig[7:0] 控制電路 7 分頻器：對(duì)晶體振蕩器產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生時(shí)間基準(zhǔn)信號(hào)。 控制器： 控制計(jì)數(shù)器的運(yùn)行、暫停以及復(fù)位；產(chǎn)生鎖存器的是能信號(hào)。 模塊的功能簡(jiǎn)述 ： 分頻器：秒表設(shè)計(jì)中共需要兩種分頻器 。 計(jì)數(shù)器：計(jì)數(shù)器功能是通過輸入的時(shí)鐘信號(hào)實(shí)現(xiàn)計(jì)數(shù)功能，在秒表設(shè)計(jì)里，共需要 4 個(gè)模 10 計(jì)數(shù)器和 2 個(gè)模 6 計(jì)數(shù)器。 顯示譯碼模塊 ：顯示譯碼管外聯(lián)部分示意圖： 內(nèi)部原理圖： 功能是：從鎖存器接入數(shù)據(jù)，通過掃描計(jì)數(shù)的輸出來控制多路 復(fù) 用的數(shù)據(jù)選擇端口和三八譯碼器的 輸入端口，使其數(shù)據(jù)變化相同。具體而言產(chǎn)生三個(gè)輸出控制信號(hào)：清零，計(jì)數(shù)，鎖存。 頂層文件：實(shí)現(xiàn)各個(gè)模塊之間的連接匹配，同時(shí)分配實(shí)際電路板的引腳。剛開始我對(duì) VHDL 語言的一無所知而且顯得無從下手，在調(diào)整心態(tài)后我開始仔細(xì)了解和掌握課件中有關(guān)于 VHDL 的語句，設(shè)計(jì)流程和調(diào)試方法，在對(duì)這些有一定理解的基礎(chǔ)上，我又看了幾個(gè)VHDL 應(yīng)用的小例子，增加對(duì) 原理 的熟悉度。在設(shè)計(jì)的過程中遇到問題 ， 發(fā)現(xiàn)了自己的不足之處， 這是不可避免的。 6. 參考文獻(xiàn) : [1]李國洪、胡輝、沈明山 .EDA 技術(shù)與實(shí)驗(yàn) .機(jī)械工業(yè)出版社， 2020 [2]閆石．?dāng)?shù)字電子技術(shù)基礎(chǔ)（第五版）．高等教育出版社， 2020 [3] （美） John ：原理與實(shí)踐（原書第四版） .北京：機(jī)械工業(yè)出版社， 7. 附錄 （各模塊源程序）： （ 1） 分頻器： 48MHz 到 1KHz 分頻器 ： library IEEE。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 end fp48m_to_1k。 signal q1:std_logic:=39。)。 q=q1。 1KHz 到 100Hz 分頻器： library IEEE。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 end fp1k_to_100。 signal q1:std_logic:=39。)。end if。 13 （ 2）計(jì)數(shù)器： 模 6 計(jì)數(shù)器： library IEEE。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 en : in STD_LOGIC。