【正文】 o 0)。 dain:IN STD_LOGIC_VECTOR (6 DOWNTO 0)。 整點報時單元代碼 LIBRARY ieee。039。139。dp=39。139。dp=39。039。 end if。event and clk1=39。 process(clk1,reset) begin if(reset=39。 sel:out std_logic_vector(2 downto 0))。 sec,min:IN STD_LOGIC_VECTOR(6 downto 0)。 use 。 end deled。 use 。 end if。 else count=000000。 elsif(clk39。 BEGIN daout=count。 ENTITY hour IS PORT( clk,reset:IN STD_LOGIC。 7 END fun。 else count=0000000。 elsif(count1660)then count=count+1。 ELSE count=count+7。139。039。 BEGIN daout=count。 daout:out std_logic_vector(6 downto 0))。 use 。 end if。 enmin_1=39。 end if。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enmin_1=39。) then count=0000000。 enmin_2=(setmin and clk)。 END entity second。 use 。 通過此次實踐，我們從中可以找出自己知識的不足與欠缺，以便我們 在日后的學習中得以改進與提高。在本次的課程設計中，我發(fā)現(xiàn)了很多問題，同時做起來也很難不順手，看著簡單的電路，要動手把它設計出來實非易事，主要原因對相關應用軟件的不熟悉，這就要求我們在以后的學習中，應該注意復習的重要性，對學過的知識要時常復習，加深記憶，更重要的是我們要學會把從書本上學到的知識和實際電路聯(lián)系起來，這不論對我們以后的學習還是就業(yè)，都會起到很 大的促進和幫助。 （ 2）因為仿真過程中對各部分時序波形應采取什么樣的激勵波形不清楚，給仿真過程帶來了較大的麻煩。 頂層文件生成 前面已經(jīng)完成了電子時鐘電路的各個組成部分的設計，下面把這些組成部分組裝起來，形成完整的總體設計。 （ 6）整點報時模塊 在時鐘整點的時候產(chǎn)生揚聲器驅動信號。 LED 顯示掃描模塊根據(jù)輸入的掃描信號 CKDSP 輪流選通秒、分、時、分隔符的 8位八段數(shù)碼管， LED顯示譯碼器完成計數(shù)器輸出的 BCD 的譯碼。報時聲響為四低一高，最后一響高音正好為整點。一、設計要求 ............................................................................................................ 1 二、設計原理及框圖 ................................................................................................. 1 設計原理 ...................................................................................................... 1 結構框圖 ...................................................................................................... 1 三、 設計過程 .......................................................................................................... 2 模塊化設計 ................................................................................................... 2 頂層文件生成 ............................................................................................... 3 四、仿真調試過程 ..................................................................................................... 4 各模塊時序仿真圖 ........................................................................................ 4 仿真過程中遇到的問題 ................................................................................. 5 五、設計體會及收獲 ................................................................................................. 5 1 一、設計要求 穩(wěn)定的顯示時、分、秒。 二、設計原理及框圖 設計原理 系統(tǒng)框圖由六個模塊組成，分別為：秒、分、時計數(shù)模塊，整點報時模塊， LED 動態(tài)顯示掃描模塊，調時控制模塊組成。 結構框圖 顯示模塊 數(shù)字時鐘 秒計時模塊 分計時模塊 時計時模塊 整點 報時模 塊 調時控制模 塊 2 三、 設計過程 模塊化設計 （ 1）秒計時模塊 秒計時模塊由一個 60 位計數(shù)器為主體構成，其輸入輸出端 口組成為： Clk：計時時鐘信號 Reset：異步清零信號 Setmin：分鐘設置信號 Enmin：使能輸出信號 Daout[6:0]： BCD 碼輸出 （ 2）分計時模塊 分計時模塊由一個 60 位計數(shù)器為主體構成，其輸入輸出端口組成為： Clk、 clk1：計時時鐘信號 Reset：異步清零信號 Sethour：小時設置信號 Enmin：使能輸出信號 Daout[6:0]： BCD 碼輸出 （ 3）時計時模塊 時計時模塊由 24 位計數(shù)器為主體構成，其輸入輸出端口組成為： Clk：計時時鐘信號 Reset：異步 清零信號 Daout[6:0]： BCD 碼輸出 （ 4）顯示模塊 系統(tǒng)時間輸出由六個七段數(shù)碼管顯示。由時鐘計時模塊中分鐘的進行信號進行控制。該電子時鐘的命名為 clock，其外部端口如右圖所示。通過查閱相關資料，閱讀網(wǎng)上一些比較成熟的論文，確定了仿真過程中的相關參數(shù)。我相信，通過這次的課程設計，在下一階段的學習中我們會更加努力，力爭把這門課學好學精。經(jīng)過本次設計使我們對大學四年期間所學習到的知識得以進一步實踐，這將對我們走出校園，走向社會，走向工作崗位奠定堅實的基礎。 ENTITY second IS PORT( clk,reset,setmin:IN STD_LOGIC。 ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0)。 enmin=(enmin_1 or enmin_2)。 elsif(clk39。139。 else count=0000000。039。 end process。 use 。 END entity minute。 enhour_2=(sethour and clk1)。)then count=0000000。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enhour_1=39。 end if。 enhour_1=39。 end if。 時計數(shù)單元代碼 LIBRARY ieee。 daout:out std_logic_vector(5 downto 0))。 process(clk,reset) begin if(reset=39。event and clk=39。 end if。 end if。 use 。 ARCHITECTURE fun OF deled IS BEGIN led=1111110when num=0000else 0110000when num=0001else 1101101when num=0010else 1111001when num=0011else 0110011when num=0100else 1011011when num=0101else 1011111when num=0110else 1110000when num=0111else 1111111when num=1000else 1111011when num=1001else 1110111when num=1010else 0011111when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else 1000111when num=1111。 use 。 hour:in std_logic_vector(5 downto 0)。 END seltime。039。139。 end if。 when001=daout(3)=39。039。 when011=daout(3)=39。039。 when others=daout(3 downto 2)=00。 end case。 use 。 speak:OUT STD_LOGIC。 signal count1:std_logic_vector (1 downto 0)。139。 end if。 elsif(coun=01)then lamp=010。 else coun=00。 END fun。 speaker:out std_logic。 end clock_top。 END COMPONENT。 END COMPONENT。 COMPONENT alert PORT( clk:IN STD_LOGIC。 END COMPONENT。 dp:out std_logic。 COMPONENT deled PORT( num:IN STD_LOGIC_vector(3 downto 0)。 signal second_daout,minute_daout:std_logic_vector(6 downto 0)。 begin a=ledout(6)。 e=ledout(2)。 u2:minute port map(clk=enmin_re, clk1=clk, reset=reset, sethour=sethour, enhour=enhour_re, daout=minute_daout)。 u6:deled port map(num =seltime_daout, led=ledout)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓練環(huán)節(jié)之一，應符合國家及各專業(yè)部門制定的有關標準，符合漢語語法規(guī)范。不應超過 25字，原則上不得使用標點符號，不設副標題。 關鍵詞 關鍵詞是供檢索用的主題詞條，應采用能覆蓋論文 主要內(nèi)容的通用技術詞條（參照相應的技術術語標準），一般列 3～ 5個，按詞條的外延層次從大到小排列，應在摘要中出現(xiàn)。緒論應說明選題的背景、目的和意義，國內(nèi)外文獻綜述以及論文所要研究的主要內(nèi)容。 論文主體 論文主體是論文的主要部分，要求結構合理，層次清楚，重點突出，文字簡練、通順。 結論是對整個論文主要成果的歸納，要突出設計（論文）的創(chuàng)新點，以簡練的文字對論文的主要工作進行評價，一般為 400～ 1 000字。 在論文正文中必須有參考文獻的編號，參考文獻的序號應按在正文中出現(xiàn)的順序排列。 16 致謝 對導師和給予指導或協(xié)助完成論文工作的組織和個人表示感謝。 文管類 論文正文字數(shù) 12 000－ 20 000字。 論文書寫 本科生畢業(yè)論文用 B5 紙 計算機排版、編輯與雙面打