【正文】 資源和管腳資源，而且還會在電路中會產(chǎn)生一個比較大的電流 ,很容易造成電路燒壞 。 IN IN8：剩余密碼輸入次數(shù)顯示輸入信號，由密碼錯誤次數(shù)計數(shù)模塊提供。 VHDL設(shè)計 數(shù)碼管顯示譯碼模塊 的 VHDL程序為 。 模塊描述 在密碼器中，顯示設(shè)備由 8個 7段 LED組成。 圖 212 計數(shù)器選擇 模塊圖 模塊描述 在密碼器 中，計數(shù)器選擇模塊的功能是用來給出密碼預(yù)置輸出模塊的地址選擇信號 S0、 S1和 S2，它的控制信號 RESET 和時鐘信號 CNP 是由控制器模塊來提供的；另外還有一個輸出信號FULL，它表示 6個密碼已經(jīng)輸入完畢，控制器可以進入到啟動狀態(tài)。 計數(shù)器選擇模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 計數(shù)器選擇模塊 的模塊圖如圖 212所示，模塊的輸入、輸出信號定義如下： 1）輸入信號 RESET：計數(shù)器的復(fù)位信號。 2）輸出信號 DEP ：該信號用于反饋給控制器模塊，用于說明比較的結(jié)果。同時還將輸出 di 信號提供給指示電路模塊用于產(chǎn)生按鍵音。 IN1～ IN6：用于按順序存儲密碼，其中 IN1用于存儲第一位密碼， IN6用于存儲第六位密碼。密碼器的密碼可以設(shè)置成任意位，這里設(shè)為 6位，為“ 654321”。 ＆ ＆ D Q CP Q D Q CP Q ＆ 輸出 輸入 CLK 圖 27 6 VHDL設(shè)計 使能電路模塊的 VHDL程序為 。 使能電路模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 使能電路模塊的輸入、輸出信號定義 圖 28 使能電路模塊圖 使能電路模塊的模塊圖如圖 28所示，模塊的輸入、 輸出信號定義如下： 1）輸入信號 A0～ A9：由按鍵 0～ 9提供； EN ：由控制器模塊提供。因為采用與非門構(gòu)成的觸發(fā)器使用底電平觸發(fā)，因此按鍵輸入的數(shù)字或者操作指令要設(shè)計成低電平有效。 消抖同步模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 消抖同步模塊的輸入、輸出信號定義 30 分頻電路 10 分頻電路 CLK CLK_DIV1 CLK_DIV1 CLK_DIV2 圖 25 4 圖 26 消抖同步模塊圖 消抖同步模塊的模塊圖如圖 26所示，由圖可以得到輸入、輸出 信號定義： 1）輸入信號 C C C C4：分別由 WAIT_T、 SETUP、 READY、 OPEN_T操作指令得到； AOO～ A90：由使能模塊提供； CLK：由分頻模塊輸出的 CLK_DIV1（ 10Hz）來提供； 2）輸出信號 C1 C2 C3 C44: 由 WAIT_T、 SETUP、 READY、 OPEN_T經(jīng)過消抖后產(chǎn)生； A01～ A91：有 AOO～ A90經(jīng)過消抖后產(chǎn)生。 VHDL設(shè)計 由圖 25可知，分頻模塊內(nèi)部含有兩個單元電路： 30分頻電路和 10 分頻電路。 CLK時鐘信號還作為蜂鳴器啟動信號和LED顯示掃描時鐘信號。 (宋體 小四 ， 倍行距 ) 分頻模塊 設(shè)計 (黑體 小四， 倍行距，段前 行 ) 分頻模塊的輸入、輸出 3 圖 24 分頻模塊圖 分頻模塊的模塊圖如圖 24所示，可以定義輸入、輸出信號如下： CLK： 系統(tǒng)輸入時鐘， 300Hz。其中各個模塊是以元件的形式給出的，首先必須進行元件的說明，然后進行元件的例化調(diào)用就可以構(gòu)成頂層模塊。 計數(shù)器 2用來記錄輸入密碼錯誤次數(shù)，當密碼輸入錯誤時，密碼器將發(fā)出警報，并提示用戶還可以輸入密碼的次數(shù)。這里，數(shù)據(jù)選擇器是一個 4位的六選一數(shù)據(jù)選擇器，它的兩位選擇信號是由一個模 6的計數(shù)器來給出的，計數(shù)器的控制信號是由控制信號 RESET 和時鐘信號 CNP 是由控制模塊來 2 提供的。頂層設(shè)計中各個模塊是作為元件來引用的，因此這里需要將各個模塊設(shè)計成獨立設(shè) 計實體的具體形式，這樣便可以在頂層設(shè)計來引用這些模塊了。 1 基于 FPGA的數(shù)字 密碼器 設(shè)計 (黑體 小三， 倍行距，段后 1 行， 新起一頁， 居中 ) 數(shù)字 密碼器 總體設(shè)計 (黑體 四號， 倍行距，段前 行 ) 設(shè)計要求 (黑體 小四， 倍行距，段前 行 ) 1）密碼預(yù)先在內(nèi)部設(shè)置，可以設(shè)置任意位密碼，這里采用 6 位十進制數(shù)字作為密碼； 2）密碼輸入正確后，密碼器將啟動開啟裝置。 數(shù)字密碼器的基本原理 (黑體小四， 倍行距，段前 行 ) 首先，密碼器通過外接鍵盤輸入數(shù)字密碼，然后密碼需要經(jīng)過 10 線至 4 線編碼器變成 BCD 碼；接下來通過 4 位比較器與存儲在系統(tǒng)中的預(yù)置密碼進行比較，同時將輸入的密碼通過數(shù)碼管掃描模塊和數(shù)碼管顯示譯碼模塊顯示出來；最后將比較的結(jié)果DEP送到控制器模塊中。外接鍵盤每送一個密碼數(shù)字，計數(shù)器的計數(shù)值加 1。當密碼輸入錯誤的達到次數(shù)三次時 ,計數(shù)器 2 應(yīng)向控制器反 饋信號 NOTC， 密碼器將進入死鎖狀態(tài) , 并發(fā)出警報。頂層設(shè)計的模塊圖如圖 23所示。 CLK_DIV CLK_DIV2: 分頻輸出時鐘信號，分別為 10Hz、 1Hz。 CLK_DIV1設(shè)為 CLK的 30 分頻，為 10Hz。首先需要進行 30 分頻 和 10 分頻這兩個單元電路的 VHDL 設(shè)計，這兩個單元電路的設(shè)計可以采用計數(shù)的方法來完成。 模塊描述 在數(shù)字密碼器中，由按鍵方式產(chǎn)生的數(shù)字密碼 A0～ A READY、 OPEN_T、 WAIT_T、 SETUP 的產(chǎn)生時刻 和持續(xù)長短是隨機不定的，同時存在因開關(guān)簧片反彈而引起的電平抖動現(xiàn)象，因此必須添加消抖同步模塊，目的是保證系統(tǒng)能捕捉到輸入脈沖，同時保證每按一鍵只形成一個寬度為系統(tǒng)時鐘周期的脈沖。 5 根據(jù)圖 27可以看出 消抖同步電路含有兩個 與非門、一 個與門和兩個 D觸發(fā)器。 2）輸出信號 A00～ A90：當其為低電平 0 時，表示對應(yīng)的 A0～ A9 有信號輸入。 密碼預(yù)置模塊設(shè)計 (黑 體 小四， 倍行距，段前 行 ) 輸入輸出定義信號定義 圖 29密碼預(yù)置輸出模塊 圖 密碼預(yù)置輸出模塊 的模塊圖如圖 29所示，模塊的輸入、輸出信號定義如下： 1）輸入信號 S0、 S S2：由計數(shù)器選擇模塊提供。它的輸入有三個，分別為 s s s0，由計數(shù)器選擇模塊提供；輸出有為 4位的 2進制密碼。該信號提供給數(shù)碼管掃描信號，用于動態(tài)顯示輸入的密碼。對于編碼器的輸出來說， B4是 MSB， B1是 LSB。 模塊描述 在數(shù)字密碼器中，比較模塊的主要功能是對編碼模塊的輸出 B1～ B4 這 4 位數(shù)據(jù)和密碼預(yù)置輸出模塊的輸出 E1～ E4這 4位數(shù)據(jù)進行比較，然后將比較的結(jié)果送入控制器模塊的 DEP端口上。 CNP ：計數(shù)器的輸入脈沖信號，上升沿有效。 VHDL設(shè)計 計數(shù)器選擇模塊的 VHDL程序為 。前 6個 LED將顯示輸入的 6個密碼，后 2個 LED在用來在誤碼狀態(tài)下顯示還可以輸入的密碼次數(shù)。 指示電路 模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 數(shù)碼管掃描模塊 的模塊圖如圖 214所示，模塊的輸入、輸出信號定義如下： 1）輸入信號 CLKSCAN：數(shù)碼管掃描頻率，來源于系統(tǒng)時鐘輸入 CLK。 2）輸出信號 DATA：用于提供給 數(shù)碼管顯示譯碼模塊 的數(shù)據(jù)輸入。 通過 動態(tài) 掃描電路 可以 解決這一問題 ,通過產(chǎn)生一個掃描信號 SEL(000) SEL(111) 來控制 8 個七段顯示器 ,依次點亮 8 個七段顯示器 ,也就是每次只點亮一個七段顯示器。 數(shù)碼管掃描模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號 定義 圖 215 指示電路 模塊圖 指示電路模塊 的模塊圖如圖 215所示，模塊的輸入、輸出信號定義如下： 1）輸入信號 WAIT_L、 S_LG、 S_LR:由控制器模塊提供的紅綠燈驅(qū)動信號。 LED_R:紅燈驅(qū)動信號，高電平有效。 VHDL設(shè)計 指示電路模塊的主要元件是 RS觸發(fā)器，控制器提供的置位和 復(fù)位信號都應(yīng)該是低電平有效。 DS ：由控制器模塊來提供，作為 延時和報警的脈沖信號。 NOTC ：當密碼錯誤次數(shù)達到 3次時有效，為 1，它將反饋給控制器模塊。當密碼器的密碼錯誤次數(shù)達到 3次時，密碼器將進入到死鎖狀態(tài)。 DEP ：由比較模塊提供，當它為 1時，表示輸入的數(shù)字與預(yù)置密碼相等。這時將進入到報警狀態(tài)。 ANC ：輸入到密碼錯誤次數(shù)計數(shù)模塊的密碼錯誤次數(shù)計數(shù)脈沖。 RET ：輸入到密碼錯誤次數(shù)計數(shù)模塊的密碼錯誤次數(shù)復(fù)位信號。當操作人員按下 WAIT_T鍵后，密碼器將會進入到等待狀態(tài)，這時用來指示密碼器工作情況的指示燈和蜂鳴器都處于不工作狀態(tài)，同時它還將密碼錯誤次數(shù)計數(shù)器復(fù)位為 0。 3）密碼輸入狀態(tài) 密碼輸入狀態(tài)是控制器模塊的第 3個狀態(tài)，這是密碼器將進入到密碼輸入的操作狀態(tài)。是如果判斷出是數(shù)字按鍵輸入，則提供 DUS時鐘給編碼模塊作為密碼輸入位數(shù)計數(shù)脈沖信號，同時如果判斷出該按鍵輸入為正確密碼，則向計數(shù)器選擇模塊發(fā)出 CNP時鐘信號，目的是選出對應(yīng)的預(yù)置密碼與輸入的密碼進行比較。 5）誤碼狀態(tài) 當控制器處于這個狀態(tài)時，如果按下 READY 鍵，那么控制器將發(fā)出復(fù)位信號 RESET，并使控制器返回到密碼輸入狀態(tài)：如果按下 OPEN_T 鍵，那么控制器將向誤碼模塊發(fā)出 ANC 時鐘，同時轉(zhuǎn)移到報 警狀態(tài)；如果判斷出是數(shù)字按鍵輸入，那么向編碼模塊發(fā)出 DUS時鐘。其中 QA、 QB、 QC、 QD、 QE、 QF、 QG 分別對應(yīng)控制器的建立等待狀態(tài)、準備就緒狀態(tài)、密碼輸入狀態(tài)、啟動狀態(tài)、誤碼狀態(tài)、報警狀態(tài)、報警返回狀態(tài)這 7個狀態(tài)。 密碼輸入正確 密碼輸入正確下的仿真波形圖如圖 32 所示。 圖 32 密碼輸入正確下的仿真波形圖 15 編碼模塊 仿真 編碼模塊 的仿真波形圖如圖 33所示，從圖中可以看出：當檢測到有數(shù)字按鍵輸入是， DATA_IN將輸出一個時鐘周期的高電平，同時該按鍵信號所代表的數(shù)值將通過 B4～ B1和 IN1～ IN6存儲起來。 FPGA 驗證 (黑體小四， 倍行距，段前 行 ) FPGA 驗證就是將編譯、綜合生成的下載文件下載到指定的芯片上，本設(shè)計采用的 是 EDA— V型實驗開發(fā)系統(tǒng)。 本設(shè)計通過在 Quartus II 軟件上進行 編譯、綜合 ，最后下載到 FPGA(EPF10K10LC84— 4)芯片 并在實驗開發(fā)系統(tǒng)上進行驗證， 實際測試表明系統(tǒng)的各項功能要求均得到滿足并且系統(tǒng)工作良好 。 VHDL 語言具有很強的電路描述和建模能力 [13],能從多個層次對數(shù)字系統(tǒng)進行建模和描述 ,從而大大簡化了硬件設(shè)計任務(wù) ,提高了設(shè)計效率和可靠性。 USE 。 ENTITY cipher_top IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9 : IN std_logic。 open_t : IN std_logic。 sel : OUT std_logic_vector(2 DOWNTO 0))。 clk: IN std_logic。 COMPONENT enable_model— 使能電路模塊 PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9: IN std_logic。 COMPONENT mux4_model— 密碼預(yù)置模塊 PORT(s0,s1,s2 : IN std_logic。 reset,dus : IN std_logic。 END COMPONENT。 END COMPONENT。 full : OUT std_logic)。 END COMPONENT。 di,bjy : IN std_logic。 18 COMPONENT control_model— 控制模塊 PORT(c11,c22,c33,c44 : IN std_logic。 clk : IN std_logic。 s_lr,s_lg,wait_l: OUT std_logic)。 clk_div2 : OUT std_logic)。 data : OUT std_logic_vector(3 DOWNTO 0)。 clk,ret: IN std_logic。 END COMPONENT。 SIGNAL anc,ds,ret : std_logic。 SIGNAL a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : std_logic。 SIGNAL full,dep : std_logic。 SIGNAL in1,in2,in3,in