【正文】 ount:STD_LOGIC_VECTOR(5 downto 0)。 daout:out std_logic_vector(5 downto 0))。 use 。 時(shí)計(jì)數(shù)單元代碼 LIBRARY ieee。 end process。 end if。after 100 ns。 enhour_1=39。 end if。 end if。 count=0000000。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enhour_1=39。event and clk=39。)then count=0000000。 process(clk,reset,sethour) begin if(reset=39。 enhour_2=(sethour and clk1)。 SIGNAL enhour_1,enhour_2:STD_LOGIC。 END entity minute。 enhour:OUT STD_LOGIC。 use 。 分計(jì)數(shù)單元代碼 LIBRARY ieee。 end process。 else end if。039。 elsif(count1660)then count=count+1。 else count=0000000。 else count=count+7。139。139。 elsif(clk39。039。 enmin=(enmin_1 or enmin_2)。 BEGIN daout=count。 ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0)。 daout:out std_logic_vector(6 downto 0))。 ENTITY second IS PORT( clk,reset,setmin:IN STD_LOGIC。 use 。經(jīng)過(guò)本次設(shè)計(jì)使我們對(duì)大學(xué)四年期間所學(xué)習(xí)到的知識(shí)得以進(jìn)一步實(shí)踐，這將對(duì)我們走出校園，走向社會(huì)，走向工作崗位奠定堅(jiān)實(shí)的基礎(chǔ)。使用ＥＤＡ技術(shù)開(kāi)發(fā)頁(yè)面的能力也有了提高，也使我們把理論與實(shí)踐從正真意義上結(jié)合了起來(lái)，考驗(yàn)了我們的動(dòng)手能力和查閱相關(guān)資料的能力，還有組織材料的能力。我相信，通過(guò)這次的課程設(shè)計(jì)，在下一階段的學(xué)習(xí)中我們會(huì)更加努力，力爭(zhēng)把這門(mén)課學(xué)好學(xué)精。經(jīng)過(guò)努力，簡(jiǎn)易電子時(shí)鐘的設(shè)計(jì)基本上算是完成了，在整個(gè)設(shè)計(jì)中，我最大的體會(huì)就是：對(duì)學(xué)過(guò)的知識(shí)遺忘太多。通過(guò)查閱相關(guān)資料，閱讀網(wǎng)上一些比較成熟的論文，確定了仿真過(guò)程中的相關(guān)參數(shù)。就此問(wèn)題我認(rèn)真復(fù)習(xí)了所學(xué)的 EDA相關(guān)課程，按照課本上介紹的步驟重新進(jìn)行了仿真，問(wèn)題得以解決。該電子時(shí)鐘的命名為 clock，其外部端口如右圖所示。輸出控制模塊有揚(yáng)聲器 控制器子模塊組成。由時(shí)鐘計(jì)時(shí)模塊中分鐘的進(jìn)行信號(hào)進(jìn)行控制。 3 （ 5）調(diào)時(shí)控制模塊 該模塊主要用于調(diào)節(jié)時(shí)、分顯示，用于“對(duì)表”。 結(jié)構(gòu)框圖 顯示模塊 數(shù)字時(shí)鐘 秒計(jì)時(shí)模塊 分計(jì)時(shí)模塊 時(shí)計(jì)時(shí)模塊 整點(diǎn) 報(bào)時(shí)模 塊 調(diào)時(shí)控制模 塊 2 三、 設(shè)計(jì)過(guò)程 模塊化設(shè)計(jì) （ 1）秒計(jì)時(shí)模塊 秒計(jì)時(shí)模塊由一個(gè) 60 位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端 口組成為： Clk：計(jì)時(shí)時(shí)鐘信號(hào) Reset：異步清零信號(hào) Setmin：分鐘設(shè)置信號(hào) Enmin：使能輸出信號(hào) Daout[6:0]： BCD 碼輸出 （ 2）分計(jì)時(shí)模塊 分計(jì)時(shí)模塊由一個(gè) 60 位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為： Clk、 clk1：計(jì)時(shí)時(shí)鐘信號(hào) Reset：異步清零信號(hào) Sethour：小時(shí)設(shè)置信號(hào) Enmin：使能輸出信號(hào) Daout[6:0]： BCD 碼輸出 （ 3）時(shí)計(jì)時(shí)模塊 時(shí)計(jì)時(shí)模塊由 24 位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為： Clk：計(jì)時(shí)時(shí)鐘信號(hào) Reset：異步 清零信號(hào) Daout[6:0]： BCD 碼輸出 （ 4）顯示模塊 系統(tǒng)時(shí)間輸出由六個(gè)七段數(shù)碼管顯示。整點(diǎn)報(bào)時(shí)是根據(jù)分的 A、 B 輸出同時(shí)為 0 時(shí)，整點(diǎn)報(bào)時(shí)模塊輸出高電平控制報(bào)時(shí)。 二、設(shè)計(jì)原理及框圖 設(shè)計(jì)原理 系統(tǒng)框圖由六個(gè)模塊組成，分別為：秒、分、時(shí)計(jì)數(shù)模塊，整點(diǎn)報(bào)時(shí)模塊， LED 動(dòng)態(tài)顯示掃描模塊，調(diào)時(shí)控制模塊組成。 電路有整點(diǎn)報(bào)時(shí)功能。一、設(shè)計(jì)要求 ............................................................................................................ 1 二、設(shè)計(jì)原理及框圖 ................................................................................................. 1 設(shè)計(jì)原理 ...................................................................................................... 1 結(jié)構(gòu)框圖 ...................................................................................................... 1 三、 設(shè)計(jì)過(guò)程 .......................................................................................................... 2 模塊化設(shè)計(jì) ................................................................................................... 2 頂層文件生成 ............................................................................................... 3 四、仿真調(diào)試過(guò)程 ..................................................................................................... 4 各模塊時(shí)序仿真圖 ........................................................................................ 4 仿真過(guò)程中遇到的問(wèn)題 ................................................................................. 5 五、設(shè)計(jì)體會(huì)及收獲 ................................................................................................. 5 1 一、設(shè)計(jì)要求 穩(wěn)定的顯示時(shí)、分、秒。 當(dāng)電路發(fā)生走時(shí)誤差時(shí)，要求電路有校時(shí)功能。報(bào)時(shí)聲響為四低一高，最后一響高音正好為整點(diǎn)。其工作原理是 :基準(zhǔn)脈沖輸入信號(hào)同時(shí)加到秒、分、時(shí)、分隔符的脈沖輸入端，采用并行計(jì)數(shù)的 方式，秒的進(jìn)位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到時(shí)的使能端上，完成秒、分、時(shí)和分隔符的循環(huán)計(jì)數(shù)。 LED 顯示掃描模塊根據(jù)輸入的掃描信號(hào) CKDSP 輪流選通秒、分、時(shí)、分隔符的 8位八段數(shù)碼管， LED顯示譯碼器完成計(jì)數(shù)器輸出的 BCD 的譯碼。 顯示的數(shù)據(jù)是各計(jì)時(shí)模塊給出的 BCD 碼。 （ 6）整點(diǎn)報(bào)時(shí)模塊 在時(shí)鐘整點(diǎn)的時(shí)候產(chǎn)生揚(yáng)聲器驅(qū)動(dòng)信號(hào)。當(dāng) contr_en 為高電平時(shí)，將輸入信號(hào) clk 送到輸出端 speak 用于驅(qū)動(dòng)揚(yáng)聲器，同時(shí)在 clk 的控制下，輸出端 lamp[2..0]進(jìn)行循環(huán)移位。 頂層文件生成 前面已經(jīng)完成了電子時(shí)鐘電路的各個(gè)組成部分的設(shè)計(jì)，下面把這些組成部分組裝起來(lái)，形成完整的總體設(shè)計(jì)。 各個(gè)輸入 / 輸出端口的作用如下： （ 1） clk 為外部時(shí)鐘信號(hào)，其頻率為 1Hz， reset 為異步清零信號(hào) . （ 2） sethour 和 setmin 分別為調(diào)時(shí)調(diào)分脈沖輸入信號(hào) ，當(dāng) en_set 為高電平時(shí)， 每來(lái)一個(gè) sethour 脈沖或 setmin 脈沖，時(shí)、分輸出將分別加 1； （ 3） second[6...0]為秒的個(gè)位和十位 BCD 碼輸出，min[6? 0]為分鐘的個(gè)位和十位 BCD 碼輸出， hour[6...0]為小時(shí)的個(gè)位和十位 BCD 碼輸出，它們最終中用來(lái)驅(qū)動(dòng)七段數(shù)碼管， lamp[2...0]為花樣顯示輸出信號(hào)， speak 為整點(diǎn)報(bào)時(shí)揚(yáng)聲器驅(qū)動(dòng)信號(hào) 4 四、仿真調(diào)試過(guò)程 各模塊時(shí)序仿真圖 （ 1） 秒計(jì)數(shù)器仿真圖 （ 2）分計(jì)數(shù)器仿真圖 （ 3）時(shí)計(jì)數(shù)器仿真圖 （ 4）整點(diǎn)報(bào)時(shí)仿真圖 5 （ 5）調(diào)時(shí)調(diào)分仿真圖 （ 6） LED 顯示譯碼仿真圖 仿真過(guò)程中遇到的問(wèn)題 （ 1）由于距離學(xué)習(xí) EDA 技術(shù)課程的時(shí)間較長(zhǎng)，遺忘了部分課程內(nèi)容，對(duì)仿真軟件不熟悉造成多次仿真失敗。 （ 2）因?yàn)榉抡孢^(guò)程中對(duì)各部分時(shí)序波形應(yīng)采取什么樣的激勵(lì)波形不清楚，給仿真過(guò)程帶來(lái)了較大的麻煩。 五、設(shè)計(jì)體會(huì)及收獲 本次課程 設(shè)計(jì)我做出的數(shù)字時(shí)鐘能夠正確的進(jìn)行整點(diǎn)報(bào)時(shí)，顯示時(shí)間，但是對(duì)于調(diào)時(shí)調(diào)分功能不能正確顯示。在本次的課程設(shè)計(jì)中，我發(fā)現(xiàn)了很多問(wèn)題，同時(shí)做起來(lái)也很難不順手，看著簡(jiǎn)單的電路，要?jiǎng)邮职阉O(shè)計(jì)出來(lái)實(shí)非易事，主要原因?qū)ο嚓P(guān)應(yīng)用軟件的不熟悉，這就要求我們?cè)谝院蟮膶W(xué)習(xí)中，應(yīng)該注意復(fù)習(xí)的重要性，對(duì)學(xué)過(guò)的知識(shí)要時(shí)常復(fù)習(xí)，加深記憶，更重要的是我們要學(xué)會(huì)把從書(shū)本上學(xué)到的知識(shí)和實(shí)際電路聯(lián)系起來(lái)，這不論對(duì)我們以后的學(xué)習(xí)還是就業(yè)，都會(huì)起到很 大的促進(jìn)和幫助。同時(shí)通過(guò)本次課程設(shè)計(jì)，鞏固了我們以前學(xué)過(guò)的專(zhuān)業(yè)知識(shí)，通過(guò)這次的程序設(shè)計(jì)，使我們對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解與認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件ＥＤＡ技術(shù)，ＶＨＤＬ語(yǔ)言等系列知識(shí)都有了一定的了解與認(rèn)識(shí)。 通過(guò)此次實(shí)踐，我們從中可以找出自己知識(shí)的不足與欠缺，以便我們 在日后的學(xué)習(xí)中得以改進(jìn)與提高。 6 附 錄 秒計(jì)數(shù)單元代碼 LIBRARY ieee。 use 。 enmin:OUT STD_LOGIC。 END entity second。 SIGNAL enmin_1,enmin_2:STD_LOGIC。 enmin_2=(setmin and clk)。 process(clk,reset,setmin) begin if(reset=39。) then count=0000000。event and clk=39。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enmin_1=39。count=0000000。 end if。 end if。 enmin_1=39。 after 100 ns。 end if。 end fun 。 use 。 ENTITY minute IS PORT( clk,clk1,reset,sethour:IN STD_LOGIC。 daout:out std_logic_vector(6 downto 0))。 ARCHITECTURE fun OF minute IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0)。 BEGIN daout=count。 enhour=(enhour_1 or enhour_2)。039。 elsif(clk39。139。139。 ELSE count=count+7。 else count=0000000。 elsif(count1660)then count=count+1。039。 else count=0000000。 end if。 7 END fun。 use 。 ENTITY hour IS PORT( clk,reset:IN STD_LOGIC。 END entity hour。 BEGIN daout=count。039。 elsif(clk39。139。