【正文】 GIC。 use 。 如上所述功能實現(xiàn)。當(dāng) ，清零 reset設(shè)置為低電平， 5 此刻 daout和 count都將清零，當(dāng) reset恢復(fù)為高電平， daout和 coutn兩者重新開始計數(shù)。 秒模塊的仿真實現(xiàn) 由圖 32可以看出 clk輸入脈沖信號時， 動態(tài) 掃描控制模塊 daout和 count開始啟動計數(shù)，此時分設(shè)置 min_set為低電平。 end process。 秒模塊的 60 秒進位輸出 enmin1 置“ 0”，不向分模塊進位 end if。 秒個位沒計到“ 9”時，秒計數(shù)值加“ 1” enmin1=39。 秒各位到“ 9”后，十位計數(shù)沒到“ 5”，則加“ 7”變?yōu)椤?0”，同時向十位進位 end if。 秒模塊的 60 秒進位輸出 enmin 置“ 1”，向分模塊產(chǎn)生進位 count=0000000。)then if(count(3 downto 0)=1001)then 秒的個位是否到“ 9” if count(6 downto 4)=101then 秒 各位到“ 9”后，十位計數(shù)到“ 5” enmin1=39。event and clk=39。)then count=0000000。 60 秒鐘到和調(diào)分鍵均向分模塊產(chǎn)生進位脈沖 process(clk,reset,min_set) begin if(reset=39。 enmin2=(min_set and clk)。 定義內(nèi)部計數(shù)節(jié)點， 60 循環(huán)計數(shù) signal enmin1,enmin2:std_logic。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進制數(shù)表示 4 daout（ 6..4）為十位， daout（ 3..0）為個位 ， 60 循環(huán)計數(shù) end entity sec。clk 為 1Hz 的秒脈沖輸入信號， reset 為秒清零（復(fù)位）信號 min_set 為分鐘調(diào)整 enmin:out std_logic。 use 。 3 圖 21 頂層電路設(shè)計原理圖 秒模塊設(shè)計 圖 31 秒模塊頂層設(shè)計原理圖 秒模塊 VHDL程序 library ieee。 整點報時模塊 用于產(chǎn)生整點時的 LED發(fā)光二極管彩燈 和 報時輸出。 動態(tài) 掃描模 塊中 smclk為動態(tài)掃描控制模塊的脈沖輸入，由外部脈沖發(fā)生電路提供，頻率約 為 1kHz； sel0、sel sel2接外部 3－ 8譯碼器 74LS138的輸入端 A、 B、 C； sec[6..0]、 min[6..0]、 hour[5..0]分別為秒模塊 、分模塊、時模塊計數(shù)段碼輸出控制信號。 分計數(shù)到 60時的進位輸出信號 enhour1和時調(diào)整輸入信號 hourset，經(jīng)或 關(guān)系 后接時 脈沖輸入端 clk。 Enhour為分鐘進位，每 60 分 產(chǎn)生一個高電平的信號，作為時模塊的時鐘輸入； 秒計數(shù)到 60 時的進位輸出信號 enhour1 和分鐘調(diào)整輸入信號 minset，經(jīng)或 關(guān)系 后接分的脈沖輸入端 clk； clk1為時調(diào)整脈沖，接 1Hz脈沖； hour_set為時鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時， enmin 信號會隨之產(chǎn)生一個和 clk 頻率相同的信號，達到調(diào)整時的目的。 reset 為秒清零； enmin為分鐘進位，每 60 秒產(chǎn)生一個高電平的信號，作為分模塊的時鐘輸入； clk為秒模塊的時鐘輸入，接 1Hz脈沖信號； min_set為分鐘設(shè)置，低電平是不影響秒模塊工作，當(dāng)它為高電平時， enmin信號會隨之產(chǎn)生一個和 clk頻率相同的信號，達到調(diào)整分鐘的目的。 3. 可編程邏輯器件 FPGA的頂層設(shè)計 用頂層設(shè)計采用原理圖輸入設(shè)計、底層設(shè)計采用 VHDL 設(shè)計的原理圖與 VHDL 混合設(shè)計方法設(shè)計帶整點報時功能的數(shù)字鐘，所以此設(shè)計可分為頂層與底層設(shè)計，共分為六個模塊，即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊、段碼譯碼模塊 和整點報時模塊。 2 2. 數(shù)字鐘整體設(shè)計方案 數(shù)字鐘的功能 1）以 24 小時制顯示時、分、秒計數(shù)； 2）時間清零，時設(shè)置，分設(shè)置功能； 3）整點報時功能。 本設(shè)計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期 ,顯示年、月、日、時、分、秒。數(shù)字鐘可以由各種技術(shù)實現(xiàn)，如單片機等 .利用可編程邏輯器件具有其他方式?jīng)]有的特點，它具有易學(xué)，方便，新穎，有趣，直觀，設(shè)計與實驗項目成功率高，理論與實踐結(jié)合緊密，體積小，容量大， I/O口豐富，易編程和加密等特點，并且它還具有開放的界面，豐富的設(shè)計庫，模塊化的工具以及 LPM定制等優(yōu)良性能，應(yīng)用非常方便。最終形成集 成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加上 MaxplusII(或最新的 QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。 它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低 .同時廣泛運用現(xiàn)代計算機技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。因此，研究數(shù)字鐘及擴大其應(yīng)用，有著非?，F(xiàn)實的意義。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的 報時功能。 ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。 本設(shè)計主要研究基于 FPGA的數(shù)字鐘，要求時間以 24小時為一個周期 ,顯示時、分、秒。數(shù)字化的鐘表給人們帶來了極大的方便。 1 數(shù)字時鐘的設(shè)計 摘要 ： 在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。 關(guān)鍵字： 數(shù)字時鐘， EDA， FPGA， VHDL， Max_Plus_II 引言 本設(shè)計采 用的 VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強，因此在實際應(yīng)用中越來越廣泛。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點。諸如定時自動報警、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有 這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 1. 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展 。 EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最 新科技成果而形成的一門新技術(shù)。 EDA技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。 本設(shè)計利用 VHDL硬件描述語言結(jié)合可編程邏輯器件進行的，并通過數(shù)碼管動態(tài)顯示計時結(jié)果。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。具有校時以及報時功能，可以對年、月、日、時、分及秒進行單獨校對，使其校正到標(biāo)準時間。 引腳說明以及設(shè)計方案 clk 為秒脈沖輸入端，由晶振與分頻計數(shù)器（ CD4060）組成的脈沖發(fā)生電路提供頻率為 1Hz 的秒脈沖輸入信號； smclk為動態(tài)掃描控制模塊的輸入 端 ，由脈沖發(fā)生電路 輸入 頻率約 1kHz的脈沖信號； hourset、 minset和 reset分別為時 設(shè)置 、分 設(shè)置 和 時間 清零輸入 端 ， 連 接按鈕開關(guān)； a、 b、 c、 d、 e、 f、 g、 dp 為顯示段碼輸出，接數(shù)碼管的段碼輸入 （ led7s6len7s0） ； sel0、 sel sel2接 SN74LS138N譯碼器的輸入端 。 秒模塊主體為 60進制的計數(shù)器 ， daout為 向 動態(tài) 掃描控制模塊 提供秒的個位和十位數(shù)據(jù)的信號。 分模塊 主體為 60進制的計數(shù)器 ， daout為 向 動態(tài) 掃描控制模塊 提供分的個位和十位數(shù)據(jù)的信號。 時模塊為一個 24進制的計數(shù)器， daout為 向 動態(tài) 掃描控制模塊 提供秒的個位和十位數(shù)據(jù)的信號。 daout為 向 動態(tài) 掃描控制模塊 提供時的個位和十位數(shù)據(jù)的信號。該模塊實現(xiàn)時間的動態(tài)掃描顯示 控制 。整點聲音報時 輸出 信號 speak接 蜂鳴器輸入，信號 lamp[2..0]控制整點時產(chǎn)生 60秒的 LED發(fā)光二極管彩燈閃爍報時 輸出信號 。 use 。 entity sec is port(clk,reset,min_set:in std_logic。 enmin 為秒模塊進位輸出 daout:out std_logic_vector(6 downto 0))。 architecture behave of sec is signal count:std_logic_vector(6 downto 0)。 enmin 為 60 秒產(chǎn)生的進位， enmin2 為調(diào)分鍵產(chǎn)生的向分模塊的進位 begin daout=count。 enmin=(enmin1 or enmin2)。039。 檢測秒模塊的 1Hz 脈沖上升沿 elsif(clk39。139。139。 秒計數(shù)值“ 0000000”（零秒） else count=count+7。 else count=count+1。039。 end if。 end behave。在 時將 min_set 設(shè)置為高電平，此刻分進位 enmin 產(chǎn)生與 clk 相同頻率的信號脈沖，當(dāng)在， min_set為低電平，那么 enmin也為低電平（無脈沖）。 時 daout計數(shù)到六十， enmin產(chǎn)生脈沖后 daout和 count清零并重新開始計數(shù)。 圖 32 秒模塊仿真圖 分模塊設(shè)計 圖 33 分模塊頂層設(shè)計原理圖 分模塊 VHDL程序 LIBRARY ieee。 use 。 clk 為分鐘模塊的脈沖輸入信號，接秒模塊的進位輸出 clk1 接秒脈沖輸入， hour_set 為小時調(diào)整 enhour:OUT STD_LOGIC。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）， 60 循環(huán)計數(shù) END ENTITY min。定義內(nèi)部計數(shù)節(jié)點， 60 循環(huán)計數(shù) SIGNAL enhour1,enhour2:STD_LOGIC。 enhour2 為調(diào)時鍵的脈沖 BEGIN daout= count。 enhour=(enhour1 or enhour2)。event and clk=39。)THEN 檢測分鐘模塊的脈沖上升沿 IF(count(3 downto 0)=1001)THEN 分鐘的各位是否 到“ 9” IF count(6 downto 4)=101THEN 分鐘各位到“ 9”后，十位計數(shù)到“ 5” enhour1=39。 分鐘模塊的 60 分鐘進位輸出 enhour1 置“ 1”，向時模塊產(chǎn)生進位 count=0000000。 分鐘各位到“ 9”后，十位計數(shù)沒到“ 5”，則“ 7”變?yōu)椤?0”，同時向十位進位 END IF。 分鐘各位沒計到“ 9”時，分鐘計數(shù)值加“ 1” enhour1=39。 分鐘模塊的 60 分鐘進位輸出 enhour1 置“ 0”，不向時模塊進位 END IF。 END PROCESS。 分模塊的仿真實現(xiàn) 由圖 34 可以看出，當(dāng) clk輸入脈沖信號時， 態(tài) 掃描控制模塊 daout和 count開始啟動計數(shù)，這時時進位 enhour為低電平，且時設(shè)置 hour_set也為低電平。當(dāng) 時， hour_set恢復(fù)低電平， enhour 也變?yōu)榈碗娖剑o脈沖）。 如上所述功能實現(xiàn)。 use 。 ENTITY hour IS PORT(clk:IN STD_LOGIC。 2n1≥ 24， n=6， 26 =32，小時用 6 位二進制數(shù)表示 daout（ 5..4）為十位， daout（ 3..0）為個位， 24 循環(huán)計數(shù) END ENTITY hour。定義內(nèi)部計數(shù)節(jié)點， 24 循環(huán)計數(shù) BEGIN daout=count。event