【正文】 count=count+7。event and clk=39。)then count=000000。 process(clk,reset) begin if(reset=39。 architecture edawork of hour is signal count:std_logic_vector(5 downto 0)。 daout :out std_logic_vector(5 downto 0))。 use 。 8 3． hour 模塊 library ieee。 end process。 end if。after 100 ns。 enhour_1=39。 end if。 end if。count=0000000。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enhour_1=39。event and clk=39。)then count=0000000。 process(clk,reset,sethour) begin if(reset=39。 enhour_2=(sethour and clk1)。 signal enhour_1,enhour_2:std_logic。 end entity minute。 enhour:out std_logic。 use 。 7 2. minutes 模塊 library ieee。 end process。 end if。after 100 ns。 enmin_1=39。 end if。 end if。count=0000000。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enmin_1=39。event and clk=39。)then count=0000000。 process(clk,reset,setmin) begin if(reset=39。 enmin_2=(setmin and clk)。 signal enmin_1,enmin_2:std_logic。 end entity second。 enmin:out std_logic。 use 。下面是我們給出的各個子程序及主程序的代碼： 1. second 模塊 library ieee。其中： 輸入： CLK— 時鐘脈沖 （可以任意設(shè)置 ）、 RESET— 復位信號 、 SETMIN— 分加 1 信號 、SETHOUR— 時 加 1 信號 。然后根據(jù)設(shè)計原理連接而成。同時整個計數(shù)器有清零，調(diào)時，調(diào)分功能 5 Part 3 設(shè)計流程： 設(shè)計基本框圖 ： 該數(shù)字電子鐘的由一個秒計數(shù)器（ ） 、一個分計數(shù)器 ()、一個時計數(shù)器()組成。 HOUR 模塊的時鐘由 SETHOUR 和 MINUTE記到 60 的進位兩部分組成。 3） HOUR 模塊：用來對時進行計數(shù)，當記到計數(shù)器的低四位為 1001時，若高三位小于 010 時，則時計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。當計數(shù)器的低四位不為 1001 時，計數(shù)器加 1。 2） MINUTE 模塊：用來對分進行計時，當記到計數(shù)器的 低四位為 1001時，若高三位不是 101 時，則分計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。當計數(shù)器的低四位不為 1001 時，計數(shù)器加 1。 1） SECOND 模塊：用來對秒進行計時，當記到計數(shù)器的低四位為 1001時，若高三位不是 101 時，則秒計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。 各模塊及 其功能 電子鐘計數(shù)采用層次化設(shè)計，將設(shè)計任務(wù)分成若干個模塊。校時電路器是用來對“時”“分”“秒”顯示數(shù)字進行校時調(diào)整的，可以根據(jù)當前需要的時間來設(shè)置電子時鐘的時間，使它從這個時間開始計時。譯碼顯示電路“時”“分”“秒”計數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。“分計數(shù)器”也采用 60 進制計數(shù)器，每累加 60 分發(fā)送一個“時脈沖”信號，該信號將被送到“時計數(shù)器”。因此，一個基本的數(shù)字鐘電路主要由“時”“分”“秒”計數(shù)器校時電路組成。 4 Part 2 設(shè)計原理： 電子時鐘是一個將“時”“分”“秒”顯示于人的視覺器官的計時裝置。 3. 掌握程序的層次化設(shè)計方法。 1 通信電路 EDA 課程項目 基于 VHDL 語言的的電子鐘設(shè)計 負責人： xxxxxxxxxxx 成 員： xxxxxxxxxxxxx、 xxxxxxxxxxxx 完成日期： xxxxxxxx 2 目 錄 設(shè)計要求與目的 設(shè)計原理 設(shè)計 流程 編程構(gòu)想及項目程序代碼 項目仿真與分析 項目 說明 3 Part 1 設(shè)計要求： 設(shè)計一個電子鐘，在輸入時鐘脈沖的作用下，采用 24 小時制計時，可以顯示時、分、秒，用戶也可以自行設(shè)置時間 設(shè)計目的： 1. 掌握多位計數(shù)器相連的設(shè)計方法。 2. 掌握十六進制，二十四進制，六十進制計數(shù)器的設(shè)計方法。 4. 培養(yǎng)團隊合作，分析問題，解決問題的能力。它的計時周期為 24 小時；顯示滿刻度為 23 時 59 分 59 秒，另外具備校時功能。將標準秒信號送入“秒計數(shù)器”，“秒計數(shù)器”采用 60進制 計數(shù)器，每累加 60 秒發(fā)送一個“分脈沖”信號，該信號將被送到“分計數(shù)器” ?！皶r計數(shù)器”采用 24進制計數(shù)器，可實現(xiàn)對一天 24 小時的累計。通過六位ＬＥＤ七段顯示器顯示出來。也可以對電子鐘復位，重新開始計時。規(guī)定每一模 塊的功能和各模塊之間的接口。若高三位是 101 時，則有一進位。 SECOND 模塊給 MINUTE 的時鐘由 SETMINUTE 和它本身記到 60的進位兩部分組成。若高三位是 101 時，則有一進位。 MINUTE 模塊的時鐘由 SETMIN 和 SECOND 記到 60 的進位兩部分組成。當計數(shù)器的高三位小于 010，低四位小于 1001 時，計數(shù)器加 1；若當計數(shù)器記到 0100100 時，則有一進位。 4 )頂層 CLOCK_TOP 模塊：用來對元件進行例化，以及對端口進行映射。他們均由各子模塊源程序生成。能實現(xiàn)各子模塊的功能。 輸出： SECOND_DAOUT— 秒輸出 、 MINUTE_DAOUT— 分輸 出、 HOUR_DAOUT— 時輸出 時計數(shù)器 標準秒信號脈沖 秒計數(shù)器 分計數(shù)器 分脈沖信號號 時脈沖信號 秒輸出 分輸出 時輸出 六段顯示譯碼器譯碼 ＬＥＤ 七段顯示器顯示“ 時 ”“ 分 ”“ 秒” 6 Part 4： 編程構(gòu)想及項目程序代碼： 根據(jù)對電子鐘工作方式與特點的分析，我們采用分模塊的方式編寫程序代碼，由主程序和三個分別為：時，分，秒的子程序構(gòu)成。 use 。 entity second is port(clk,reset,setmin:in std_logic。 daout:out std_logic_vector(6 downto 0) )。 architecture edawork of second is signal count:std_logic_vector(6 downto 0)。 begin daout=count。 enmin=(enmin_1 or enmin_2)。139。 elsif(clk39。139。139。 else count=count+7。 else count=0000000。 elsif(count1660)then count=count+1。039。 else count=0000000。 end if。 end edawork。 use 。 entity minute is port(clk,reset,clk1,sethour:in std_logic。 daout:out std_logic_vector(6 downto 0))。 architecture edawork of minute is signal count:std_logic_vector(6 downto 0)。 begin daout=count。 enhour=(enhour_1 or enhour_2)。139。 elsif(clk39。139。139。 else count=count+7。 else count=0000000。 elsif(count1660)then count=count+1。039。 else count=0000000。 end if。 end edawork。 use 。 entity hour is port(clk,reset:in std_logic。 end entity hour。 begin daout=count。139。 elsif(clk39。139。 else count=000000。 elsif(count1623)then count=count+1。 end if。 end process。 9 4． Clock_top 頂層程序模塊 library ieee。 entity clock_top is port(clk,reset,setmin,sethour:in std_logic。 hour_daout:out std_logic_vector(5 downto 0))。 architecture edawork of clock_top is ponent second port(clk,reset,setmin:in std_logic。 enmin:out std_logic)。 ponent minute port(clk,reset,clk1,sethour:in std_logic。 daout:out std_logic_vector(6 downto 0))。 ponent hour port(clk,reset:in std_logic。 end ponent。 begin u1:second port map(reset=reset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout)。 u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout)。 10 Part 5： 項目仿真與分析 ： 1,秒模塊 仿真圖 （無重置信號） 該圖是秒鐘模塊在無重置信號（ reset/setmin）輸入情況下的仿真圖。完成秒模塊的計時功能。此時，雖然有時鐘信號clk 輸入，但由于存在重置信號，所以不能進行計時功能，因此都表現(xiàn)為低