【正文】 有多層次的電路設(shè)計描述功能，它既可以描述系統(tǒng)級電路 , 也能描述門級電路；描述方式既可以采用行為描述方式、寄存器傳輸描述方式或者結(jié)構(gòu)描述方式，也可以采用這三者的混合描述方式。 VHDL 語言的強大硬件描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 (3)VHDL 語言的移植能力非常強 VHDL 語言具有很強的移植能力。 (4)VHDL 語言的設(shè)計描述跟選用的器件無關(guān) 采用 VHDL 語言描述硬件電路時 , 設(shè)計人員并不需要首先考慮選擇設(shè)計所選用的器件。當硬件電路的設(shè)計描述完成后 , VHDL 語言允許使用多種不同的器件結(jié)構(gòu)來實現(xiàn)電路。在設(shè)計的過程中 , 設(shè)計人員可以建立各種可以再利用的功能模塊 , 一個大規(guī)模硬件電路的設(shè)計不可能是由設(shè)計者從門級電路開始，一步步地進行 設(shè)計 , 都是由一些功能模塊累加、組成的。 由于 VHDL 語言是一種綜合了描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間很方便地進行交流和共享 , 從而大大減小設(shè)計者硬件電路設(shè)計的工作量 , 縮短開發(fā)所用的周期時間。 Max+plusⅡ 的界面很友好，使用方便快捷，它被譽為是業(yè)界最容易使用和最容易學的 EDA 軟件。 Max+plusⅡ 開發(fā)工具具有下述特點： (1)界面開放 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic和其它公司所提供的 EDA 工具進行接口。 (3)全部集成化 Max+plusⅡ 的設(shè)計輸入、快速處理與較驗功能全部集成在一個開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試的速度、縮短開 發(fā)使用的周期時間。 (5)模塊化工具 設(shè)計人員可以根據(jù)要設(shè)計電路的功能，從各種設(shè)計輸入、快速處理和較驗選項中進行選擇，組裝自己的電路，從而使設(shè)計環(huán)境實現(xiàn)用戶化。 (7)Opencore 特征 Max+plusⅡ 軟件具有 Opencore 開放性的特點，它允許設(shè)計人員添加具有特定功能的、自己認為有價值的宏函數(shù)。 (2)具有清零，調(diào)節(jié)小時、分鐘功能。 設(shè) 計目的 (1)掌握多位計數(shù)器相連的設(shè)計方法。 (3)鞏固多位共陰極掃描顯示數(shù)碼管的驅(qū)動及編碼。 (5)LED 燈的花樣顯示。 硬件要求 主芯片 EPF10K10LC844。 5 3 設(shè)計原理 隨著科學技術(shù)的不斷發(fā)展進步，人們對時間計量的精度要求變得越來越高。數(shù)字電子鐘采用集成電路計時，譯碼代替了機械式傳動，用 LED顯示器代替指針顯示進而顯示時間，減小了計時出現(xiàn)的誤差。 系統(tǒng)的工作原理：振蕩器產(chǎn)生穩(wěn)定的分頻脈沖信號，作為數(shù)字鐘的時間基準，然后經(jīng)過分頻器輸出標準秒脈沖。計數(shù)器的輸出分別由譯碼器送顯示器顯示。在達到整點時間時能提供報時信號。系統(tǒng)結(jié)構(gòu)框圖如圖 31所示。為了方便后面進行數(shù)據(jù)選擇，計數(shù)器的輸出都采用高低位的方式表示，即由兩路 4位 BCD碼組成，一路表示個位，一路表示十位，不足 4位的高位為時顯示器 分顯示器 秒顯示器 時譯碼器 分譯碼器 秒譯碼器 時計數(shù)器 分計數(shù) 器 秒計數(shù)器 分頻器 振蕩器 報時電路 校時電路 6 0。 校時電路，小時的校時在 SETHOUR信號的作用下進行，分鐘的校時在 SETMIN信號的作用下進行。 整點報時電路，當分計數(shù)器 MINUTE模塊的輸出為由 59變?yōu)?00，且在時鐘的上升沿時，揚聲器驅(qū)動信號驅(qū)動蜂鳴器發(fā)出聲音。 LED數(shù)碼管的七個段由七個發(fā)光二極管組成，分別為 a、 b、 c、 d、 e、 f、 g七段（如果加上小數(shù)點 h則為八個段），通過八個段亮滅的不同組合顯示信息。 只要按規(guī)律控制各發(fā)光段的亮、滅。539。539。 7 4 系統(tǒng)設(shè)計 系統(tǒng)的頂層圖 系統(tǒng)的頂層圖如圖 41 所示，由圖可知它含有： 圖 41 數(shù)字鐘各模塊連接示意圖 (1)端口引腳名稱： 輸入： clk,reset,setmin,sethour,clkdsp。 (2)底層元件名稱： 秒計數(shù)器 second 模塊（ 60 進制，頂層文本中元件例化時代號 U1）、分計數(shù)器 minute模塊（ 60 進制，頂層文本中元件例化時代號 U2）、小時計數(shù)器 hour 模塊 (24 進制，頂層文本中元件例化時代號 U3）、揚聲器及彩燈聲光報警模塊 alert（頂層文本中元件例化時代號U4）。各底層模塊分別用 VHDL 語言編寫。 實驗連線 (1)輸入接口。 (2)輸出接口。 分、秒計數(shù)器模塊 秒、分計數(shù)采用 60 進制計數(shù)器，它們都是 7 個 BCD 碼輸出。分鐘的修改是通過 setmin信號進行的。若 reset=39。,則秒計數(shù)器清零。139。否則，在 count59H的前提下， count=count+7,即“加 6 校正”。039。 分計數(shù)器程序流程及工作原理類似。若 reset=39。,則 count=000000，即小時計數(shù)器清零。其它，若 count1623, 則 count=count+1。 Y N N Y N N Y Y N 圖 42 秒計數(shù)器程序流程圖 開始 reset=39。? count1660？ count=1011001？ 結(jié)束 enmin_1=39。, count=0000000 count=count+7 count 1660? count=count+1, enmin_1=0 count=0000000 時鐘的上升沿 count[3..0]=1001? 10 Y N N N Y Y N Y 圖 43 小時計數(shù)器程序流程圖 開始 reset=39。? 時鐘上升沿 count[3..0]=1001? count=count+7 結(jié)束 count1623? count=count+1 count1623? count=000000 11 揚聲器及彩燈聲光報警模塊 該模塊是在分計數(shù)器的 BCD 碼輸出為全零時，輸 出一個高電平信號驅(qū)動蜂鳴器發(fā)出“嘟嘟”的聲音，聲音持續(xù) 1 分鐘；同時也送給 LED 信號，使其實現(xiàn)花樣彩燈顯示（即 3個 LED 燈循環(huán)點亮）。 N Y N Y N Y 揚聲器 開始 時鐘的上升沿？ dain=0000000? count1=10? count1=count1+1 count1=00 結(jié)束 12 N Y N Y N Y N Y Y 彩燈 圖 44 揚聲器及彩燈聲光報警流程圖 開始 時鐘的上升沿？ count=10? count=00? count=01? count=10? lamp=001 lamp=010 lamp=100 count00 count=count+1 結(jié)束 13 時間數(shù)據(jù)掃描分時選擇模塊 時間數(shù)據(jù)掃描利用的是人眼視覺暫留原理，只要掃描頻率不小于 24Hz,人眼就感覺不到顯示器的閃爍。首先，定義一個 6 進制加法計數(shù)器 count。139。039。539。時間數(shù)據(jù)掃描實現(xiàn)流程如圖 45 所示。通過分個位的 dp、小時個位的 dp 循環(huán)點亮，實現(xiàn)分時選擇，進而通過調(diào)時信號 SETHOUR、調(diào)分信號 SETMIN 實現(xiàn)調(diào)節(jié)小時、分鐘功能。039。 num從 0000遞增變到 1111時， 7 段管對應(yīng)顯示從 39。變到 39。.如當 num=0011時， 7 段管顯示 3， led[6..0]= 顯示原理圖如圖 46 所示。所有文本存放在同一個工作文件夾中。 (1)頂層文本（文件名為 ） 頂層文本采用元件例化方式描述，它與圖 41 一致，請對照圖 41 閱讀此文本。 use 。 speaker:out std_logic。 sel:out std_logic_vector(2 downto 0)。 end clock_top。 daout:out std_logic_vector(6 downto 0)。 END COMPONENT。 enhour:OUT STD_LOGIC。 END COMPONENT。 daout:out std_logic_vector(5 downto 0))。 COMPONENT alert 報警單元 alert 的元件聲明 PORT( clk:IN STD_LOGIC。 lamp:out std_logic_vector(2 downto 0)。 END COMPONENT。 sec,min:in std_logic_vector(6 downto 0)。 dp:out std_logic。 sel:OUT STD_LOGIC_vector(2 downto 0))。 COMPONENT deled 8421BCD 到 7 段碼的譯碼模塊 deled 的元件聲明 PORT( num:IN STD_LOGIC_vector(3 downto 0)。 END COMPONENT。全局信號定義 (用于內(nèi)部連線 ) signal second_daout,minute_daout:std_logic_vector(6 downto 0)。 17 同上定義 signal seltime_daout:s