【正文】 S0,S1,S2,S3: IN STD_LOGIC。 ELSE SOUND=39。 ARCHITECTURE FOUR OF ALARM IS BEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=39。 END IF 。 LED=0001 。139。 AND S0=39。139。039。 ) THEN STATES = 0100 。 )THEN IF ( S3 =39。LED=0000。 S0,S1,S2,S3 : IN Std_Logic 。 通過做畢業(yè)設(shè)計我學到了很多，無論是理論知識還是實際操作，都讓我受益匪淺。由于本人能力有限，設(shè)計還有許多不足之處，還請老師給予指點。首先， 感覺簡單，以為利用學過的課程做應(yīng)該沒什么問題。通過這個模塊，對后續(xù)的定時、顯示模塊提供一個開端，引導 。在程序設(shè)計中， INSTATES 代表七個輸入， QOUT 七個輸出端。其中， S、S S S3表示四個按鍵， CLEAR是復位控制端， WARNS是警告信號。 驗證是設(shè)計中的一個重要環(huán)節(jié)，而邏輯模擬 仿真則是最常用的驗證手段。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 6 輸入的設(shè)計過程一般為創(chuàng)建工程、輸入文件、項目編譯、波形仿真、項目校驗和編程下載等幾個步驟。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計，而是一些模塊的累加。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 語言的句法、語言形式和描述風格十分類似于一般的計算機高級語言，是目前硬件描述語言中應(yīng)用最為廣泛的一種。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。 現(xiàn)在對 EDA 的概念或范疇用得很寬。 在設(shè)計過程中，其他模塊的添加。而搶答 則要求參賽者做好充分準備，由主持人宣讀完題目后，參賽者開始搶答，誰先按下按鈕，就由誰答題，但競賽過程中很難準確判斷出誰先按下按鍵，因此使用搶答器來完成這一功能是很有必要的。 關(guān)鍵詞 : 搶答器； EDA ； VHDL II Based on VHDL for Digital Competition Vies to Answer First the Design andImplementation Vies to AnswerFirst, Scoring and Call the Police Abstract Responder is a kind of electronic products, has been widely used in all kinds of intelligence petition and knowledge contests occasions, is contest answers must have a mon device circuit structure forms. The design of the use of VHDL language design a four way race responder digital is a full range of hardware description language, covering almost the past various hardware description language function, the topdown or bottomup circuit design process can use VHDL to paper expounds the concept and the development of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital petition each module functional requirements, principle and implementation design of this system is the use of VHDL hardware description language, based on platform pilation and simulation to achieve, the modular, stepwise refinement design method is helpful for system of division of labour, and early identification of each module and the system error, improve the efficiency of system to answer first the main function module is: 1, the first vies to answer first the differential signal and latch function。 基于 VHDL的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 完成日期： 指導教師簽字： 答辯小組成員簽字： I 基于 VHDL的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) —— 搶答、計分和報警 摘 要 搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力競賽和知識競賽場合，是競賽問答中一種常用的必備裝置電路結(jié)構(gòu)形式多種多樣。在本設(shè)計主要講述搶答、計分和警告的功能。必答有時間限制，到時要告警。 計分模塊：由主持人控制，針對選手的答題情況，進行加分或減分。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB版圖的整個過程的計算機上自動處理完成。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。 VHDL 語言是一種在 EDA設(shè)計中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 （ 2） VHDL 語言具有強大的硬件描述能力 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 5 VHDL 語言具有 多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 （ 5） VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。無論是使用個人電腦、 NUIX或 Linux工作站，、快速編譯處理以 及編程功能。因為通過編譯只能說明源設(shè)計文件符合描述語言的語法規(guī)則，并可以本綜合成為電路，但不能說明該電路可以完成設(shè)計要求。生成模塊如圖 （ 1）所示： 圖 43 報警模塊（ 1） 的模塊圖其仿真波形圖如圖 所示： 圖 44 報警模塊（ 1）的仿真波形 (2)