基于fpga的電子搶答器的程序設(shè)計(jì)畢業(yè)設(shè)計(jì)(存儲(chǔ)版)
【正文】 有對(duì)應(yīng)于S0，S1，S2，S3編號(hào)的4個(gè)指示燈LED 和4線(xiàn)2進(jìn)制輸出端STATES （用于鎖存當(dāng)前的狀態(tài)），還有一個(gè)STOP 端用于指示S0，S1，S2，S3按鈕狀態(tài)。這樣的經(jīng)歷不僅提高了我們獨(dú)立發(fā)現(xiàn)問(wèn)題、分析問(wèn)題、解決問(wèn)題的能力，又很好地培養(yǎng)了交流合作的精神。我深刻知道用VHDL硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。兩位恩師那嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和淵博的專(zhuān)業(yè)知識(shí)時(shí)時(shí)刻刻鼓勵(lì)著我不斷前行，猶記得杜老師為了給我們做實(shí)驗(yàn)中午無(wú)法休息，周末來(lái)到學(xué)校加班，對(duì)待同學(xué)們像自己的孩子一樣慈祥而關(guān)愛(ài)，也難忘耿老師對(duì)待學(xué)生一絲不茍，為我們補(bǔ)課做實(shí)驗(yàn)依然如日常教學(xué)一般認(rèn)真。在這次課程設(shè)計(jì)種我積累了很多寶貴的經(jīng)驗(yàn)，這對(duì)于未來(lái)出身社會(huì)的我無(wú)疑是一筆巨大財(cái)富。本次我的課程設(shè)計(jì)為四路競(jìng)賽搶答器，根據(jù)電路的特點(diǎn)，我采用層次化結(jié)構(gòu)化設(shè)計(jì)，將此項(xiàng)設(shè)計(jì)任務(wù)分成部分模塊，分別對(duì)各個(gè)模塊進(jìn)行編程，然后再將各模塊合起來(lái)編譯，這一步一步的加深了我們對(duì)于層次化設(shè)計(jì)的理解和對(duì)VHDL設(shè)計(jì)流程的熟悉。 搶答鎖存電路的模塊在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余個(gè)綠搶答封鎖的功能。CASE G IS WHEN 0001=STATES=0001。) THEN G(0)=39。 ELSIF( S0=39。 OR G(2)=39。) THEN G(2)=39。 ELSIF( S2=39。 OR G(1)=39。EVENT AND CLK=39。ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。系統(tǒng)的具體工作原理如下：搶答鎖存模塊主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余搶答信號(hào)封鎖的功能。相對(duì)來(lái)講，執(zhí)行模塊任務(wù)明確單純，比較容易編程，而監(jiān)控程序較易出問(wèn)題?！ ? 圖2 硬件設(shè)計(jì)流程 系統(tǒng)軟件設(shè)計(jì)方案軟件設(shè)計(jì)和硬件電路設(shè)計(jì)應(yīng)結(jié)合進(jìn)行，哪些功能由硬件完成，哪些任務(wù)由軟件完成，在硬件電路設(shè)計(jì)基本定型后，也就基本上決定下來(lái)了。還可以通過(guò)選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編輯器模塊。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。能較好地反映芯片的實(shí)際工作情況。②功能仿真，功能仿真就是利用相關(guān)仿真工具對(duì)相關(guān)電路進(jìn)行功能級(jí)別仿真，也就是說(shuō)對(duì)你的輸入設(shè)計(jì)的邏輯功能進(jìn)行相關(guān)的模擬測(cè)試。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶(hù)不需要投片生產(chǎn)，就能得到合用的芯片。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。 本論文主要完成的工作本課程設(shè)計(jì)基于VHDL語(yǔ)言，采用FPGA為控制核心，并結(jié)合動(dòng)手實(shí)踐完成，具有電路簡(jiǎn)單、操作方便、靈敏可靠等優(yōu)點(diǎn)。突出優(yōu)點(diǎn)是可反復(fù)編程,系統(tǒng)上電時(shí),給FPGA加載不同的配置數(shù)據(jù),即可令其完成不同的硬件功能。編程完成后，使用QuartersII工具軟件進(jìn)行編譯仿真驗(yàn)證?；贔PGA的電子搶答器的程序設(shè)計(jì)摘 要隨著科學(xué)技術(shù)日新月異，文化生活日漸豐富，在各類(lèi)競(jìng)賽、搶答場(chǎng)合電子搶答器已經(jīng)作為一種工具得到了較為廣泛的應(yīng)用。該四路搶答器使用VHDL硬件描述語(yǔ)言進(jìn)行編程，分為七個(gè)模塊：判斷模塊，鎖存模塊，轉(zhuǎn)換模塊，掃描模塊，片選模塊，定時(shí)報(bào)警模塊和譯碼模塊。主要參考資料：褚振勇. FPGA設(shè)計(jì)及應(yīng)用（第三版）[M].,4[M].北京：,1完 成 期 限： — 指導(dǎo)教師簽名： 課程負(fù)責(zé)人簽名： 2013年 6月 18日1 概述 設(shè)計(jì)背景現(xiàn)場(chǎng)可編程門(mén)陣列(簡(jiǎn)稱(chēng)FPGA)是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件,采用SRAM開(kāi)關(guān)元件的FPGA是易失性的,每次重新加電, FPGA都要重新裝入配置數(shù)據(jù)。在許多搶答競(jìng)賽、文體娛樂(lè)活動(dòng)，為了準(zhǔn)確、公正、直觀(guān)地判斷出第一搶答者，通常需要設(shè)置一臺(tái)這樣的搶答器，通過(guò)指示燈顯示出第一搶答者。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分,及端口)和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。三、VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output B
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