【正文】 end end 重置模塊及數(shù)碼管顯示模塊重置模塊用來對(duì)所有的數(shù)據(jù)進(jìn)行重新設(shè)置，一般是一場(chǎng)比賽結(jié)束之后進(jìn)行下一次比賽時(shí)方才使用。h0: Led3 = 839。 //顯示2 439。h92。h8: Led3 = 839。 //顯示 default:Led3 = 839。第一個(gè)仿真波形先假設(shè)inputEn一直是高電平，及一直處于按下狀態(tài)，然后讓inputL1先變?yōu)楦唠娖剑贿^這個(gè)時(shí)間只有幾個(gè)周期，然后在讓其他任意一個(gè)選手的輸入端為高電平，來檢驗(yàn)自鎖功能，輸入端如此設(shè)置后得到的仿真波形圖如下：：搶答仿真波形圖從此圖可以看出，當(dāng)?shù)谝唤M先按下按鍵之后，雖然有200ns左右延遲，但是對(duì)于一個(gè)幾秒鐘的時(shí)間來說，可以忽略不計(jì)，在現(xiàn)實(shí)的操作中不會(huì)有太大的影響。真是應(yīng)了那么一句話，世上無難事只怕有心人。特此致敬。 reg [0:7] Led2。//BuClk是蜂鳴器的標(biāo)志位reg BuClk=139。reg score4=4’d5。 //分?jǐn)?shù)顯示數(shù)碼管控制端 Led3=839。b0) begin //禁止其他選手搶答 EnFlat=139。b1。b1。b1。b1。//當(dāng)主持人判定選手的回答正確時(shí)，按下add鍵進(jìn)行加分操作 else if(stu) score3=score31。d1。b0。 //當(dāng)?shù)竭_(dá)延時(shí)的時(shí)間時(shí)關(guān)掉蜂鳴器 if(BuL==839。b1。b0。 end //數(shù)碼顯示模塊begin case(score) 439。ha4。h5: Led3 = 839。 //顯示7 439。hbf。 //顯示9 439。h7: Led3 = 839。h99。 //顯示1 439。 score4=4’d5。b11111111。b1。 //延時(shí)變量加1 BuL = BuL + 839。//Led1左移一個(gè)單位，實(shí)現(xiàn)一秒的倒計(jì)時(shí) end end if(Led1==839。b1) begin if(t!=3239。//當(dāng)主持人判定選手的回答錯(cuò)誤時(shí)，按下stu鍵進(jìn)行減分操作 endscore=score2。h99。hb0。ha4。hf9。 end end //搶答模塊 begin if(EnFlat==139。 //組號(hào)顯示靜態(tài)數(shù)碼管(數(shù)碼管為共陽極)的控制端,有8位 Led2=839。reg score2=4’d5。//分?jǐn)?shù)顯示寄存器//配置寄存器,EnFlat是表明開始搶答的標(biāo)志位reg EnFlat=139。 //分?jǐn)?shù)顯示數(shù)碼管控制端output Buzzer。得益于張老師的幫助讓我在畢業(yè)設(shè)計(jì)過程中少走了很多彎路，也幸遇張老師的幫助，我的畢業(yè)設(shè)計(jì)可以最終完成。在程序的編寫過程中有好多次遇到自己暫時(shí)不能解決的問題，不得不停下時(shí)，我都會(huì)去看其他人的程序，以便尋求靈感。：搶答器模塊總電路圖 ：FPGA開發(fā)板對(duì)應(yīng)管腳號(hào)及功能表引腳名FPGA引腳號(hào)相應(yīng)功能BEEP175蜂鳴器K1121搶答開始按鍵K2122加分操作按鍵K3123減分操作按鍵K4124搶答復(fù)位按鍵K5143一號(hào)搶答按鍵K6141二號(hào)搶答按鍵K7158三號(hào)搶答按鍵K8156四號(hào)搶答按鍵LED849LED1倒計(jì)時(shí)LED748LED647LED5176LED455LED354LED253LED150DIG0160積分BCD數(shù)碼管a段DIG1159積分BCD數(shù)碼管b段DIG2162積分BCD數(shù)碼管c段DIG3161積分BCD數(shù)碼管d段DIG4215積分BCD數(shù)碼管e段DIG5216積分BCD數(shù)碼管f段DIG6213積分BCD數(shù)碼管g段DIG7214積分BCD數(shù)碼管p段SEG0169組號(hào)BCD數(shù)碼管a段SEG1170組號(hào)BCD數(shù)碼管b段SEG2167組號(hào)BCD數(shù)碼管c段SEG3168組號(hào)BCD數(shù)碼管d段SEG4165組號(hào)BCD數(shù)碼管e段SEG5166組號(hào)BCD數(shù)碼管f段SEG6163組號(hào)BCD數(shù)碼管g段SEG7164組號(hào)BCD數(shù)碼管p段第四章 搶答器系統(tǒng)仿真與分析此次設(shè)計(jì)中clk為48MHz，周期不是一個(gè)整數(shù)計(jì)算起來頗為不便。ha: Led3 = 839。hf8。 //顯示4 439。h2: Led3 = 839。而積分顯示模塊要稍微復(fù)雜一些，主要的積分寄存器在加減分模塊已經(jīng)設(shè)定：score=score1。 //蜂鳴器停掉 Buzzer=139。b0。b0。d1。//當(dāng)主持人判定選手的回答錯(cuò)誤時(shí)，按下stu鍵進(jìn)行減分操作 endscore=score1。hf9。 end end //搶答模塊 begin if(EnFlat==139。 //組號(hào)顯示靜態(tài)數(shù)碼管(數(shù)碼管為共陽極)的控制端,有8位 Led2=839。詳細(xì)內(nèi)容見附錄。此次所設(shè)計(jì)的狀態(tài)一共有四個(gè)狀態(tài)。 關(guān)于蜂鳴器，蜂鳴器在選手中任意一人首先按下按鍵之后，鳴響三秒鐘，來宣布此題已經(jīng)被搶到，并在BCD數(shù)碼管上顯示該組的組號(hào)。并有蜂鳴器來提示是否已經(jīng)有人搶答到題目，搶到題目時(shí)組號(hào)數(shù)碼管顯示該組的組號(hào)。 Synthesis）、適配器（Filter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等。在Quartus II上可以完成設(shè)計(jì)輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。不久以前，Synplicity與Xilinx宣布成立超大容量時(shí)序收斂聯(lián)合工作小組，旨在最大程度地幫助系統(tǒng)設(shè)計(jì)工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。而驗(yàn)證的話就需要用戶花費(fèi)大量的時(shí)間去完成。③綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門級(jí)電路的網(wǎng)表。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。第二章 FPGA原理及相關(guān)開發(fā)工具軟件的介紹 FPGA的簡(jiǎn)介 FPGA的發(fā)展與趨勢(shì)現(xiàn)場(chǎng)可編程門陣列FPGA（Field－Programmable Gate Array），它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。另一方面隨著電子科技的發(fā)展，搶答器的功能以及實(shí)現(xiàn)方式也越來越多，產(chǎn)品的可靠性以及準(zhǔn)確性也越來越強(qiáng)。通過主持人的控制可以實(shí)現(xiàn)搶答開始，組號(hào)的顯示，加減分模塊，積分的顯示，積分的重置，并啟動(dòng)倒計(jì)時(shí)模塊；通過選手按鍵來進(jìn)行標(biāo)志位改變，停止倒計(jì)時(shí)，開啟蜂鳴器，并為進(jìn)入加減分模塊做準(zhǔn)備。發(fā)展趨勢(shì)一般都要趨向于智能化，并且設(shè)計(jì)更加合理化。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 FPGA的開發(fā)流程FPGA開發(fā)流程可以分為如下幾步：①設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是Verilog、VHDL的源程序（此次設(shè)計(jì)主要是使用Verilog）。⑤時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。所有這些都使用同一種建模語言。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。在Complier Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。 搶答器具備