【正文】 //顯示 default:Led3 = 839。h90。h8: Led3 = 839。 //顯示6 439。h92。h4: Led3 = 839。 //顯示2 439。hf9。h0: Led3 = 839。 score3=4’d5。 //蜂鳴器的控制管腳重置,低電平為發(fā)聲音 Buzzer=139。 //選手分?jǐn)?shù)顯示數(shù)碼管重置Led3=839。 //重置時(shí)8個(gè)Led燈全亮 Led1=839。 //蜂鳴器停掉 Buzzer=139。d255) begin //延時(shí)變量復(fù)位 BuL=839。b0。 BuClk=139。b1。 else begin t=3239。end//倒計(jì)時(shí)模塊 begin if(EnFlat==139。//當(dāng)主持人判定選手的回答錯(cuò)誤時(shí)，按下stu鍵進(jìn)行減分操作endscore=score3。//當(dāng)主持人判定選手的回答正確時(shí)，按下add鍵進(jìn)行加分操作 else if(stu) score2=score21。 end end end //加減分?jǐn)?shù)模塊 //第一組加減分if(answer ==3’d1)begin begin if(add) score1=score1+1。 Led2=839。 end //如果按鍵4按下 else if(inputL4==139。 Led2=839。 end //如果按鍵3按下 else if(inputL3==139。 Led2=839。 end //如果按鍵2按下 else if(inputL2==139。 ，及顯示選手對(duì)應(yīng)的組號(hào) Led2=839。b0。b1。b11111111。b11111111。//初始化模塊always (posedge clk)//捕捉時(shí)鐘begin //初始化各按鍵并開始搶答 begin if(inputEn==139。//各組分?jǐn)?shù)標(biāo)志位reg score1=4’d5。b0。reg score=4’hf。reg [0:7] Led3。 //數(shù)碼管控制端output [0:7] Led3。參考文獻(xiàn)[1] （第二版）[M].北京航空航天大學(xué)出版社，2008.[2] （第四版）[M].高等教育出版社，2006.[3] （第四版）[M].高等教育出版社，2006.[4] [J].現(xiàn)代電子技術(shù)，2007，（18）：4243.[5] 李端 張景穎 李躍卿 卜旭輝 王成碩. VHDL與數(shù)字電路設(shè)計(jì)[J]. 電氣開關(guān) 2005(02)．[6] [J].（9）6971．[7][M].高等教育出版社,2007.[8]程云長(zhǎng) 王莉莉 [M].科學(xué)出版社,2005.[9]李洪偉 Ⅱ的FPGA/CPLD設(shè)計(jì)[M].電子工業(yè)出版社，2006.[10]張洪潤(rùn) [M].北京航空航天大學(xué)出版社，2009.附錄：源代碼module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,Led3,Buzzer)。他總是說大家一起交流交流，從來就沒有老師的架子，很和藹，有長(zhǎng)者風(fēng)范。在人生的再次起航前夕，為自己加油。通過此次畢業(yè)設(shè)計(jì)自己又一次的鞏固了Verilog語言，提升了自己編寫代碼的能力，在程序的仿真過程中也進(jìn)一步的學(xué)會(huì)了很多編程方面的知識(shí)，當(dāng)然以現(xiàn)在自己的水準(zhǔn)編寫出來的東西功能還比較簡(jiǎn)單，有時(shí)候還不得不花費(fèi)很長(zhǎng)的時(shí)間來尋找錯(cuò)誤，不過經(jīng)過這一段時(shí)間的努力真的已經(jīng)有了很大的進(jìn)步。有圖可以看出Led1只是倒計(jì)時(shí)了一下就停止了，其他的各個(gè)個(gè)燈都還處于高電平；再看Led2穩(wěn)定之后顯示出來的數(shù)據(jù)時(shí)11111001即hf9正好是數(shù)據(jù)1，對(duì)應(yīng)該組的組號(hào)。使用了EP1C6Q240C8其中很少的一部分管腳。hff。 //顯示9 439。h80。h7: Led3 = 839。 //顯示5 439。h99。h3: Led3 = 839。 //顯示1 439。hc0。用直接的賦值語句來實(shí)現(xiàn)此功能。重置模塊并沒有什么特別的東西，主要就是把所有的數(shù)據(jù)再一次進(jìn)行設(shè)置即可。b0。 //當(dāng)?shù)竭_(dá)延時(shí)的時(shí)間時(shí)關(guān)掉蜂鳴器 if(BuL==839。b1) begin //蜂鳴器發(fā)聲 Buzzer=139。 end 蜂鳴器模塊蜂鳴器模塊的主要功能是提醒作用，可以增添搶答器的使用性，蜂鳴器模塊主要有一下幾部分組成，一個(gè)蜂鳴器標(biāo)志位，蜂鳴器發(fā)聲標(biāo)志位，以及一個(gè)用于延時(shí)的計(jì)數(shù)模塊。b0)//倒計(jì)時(shí)結(jié)束還沒有按鍵按下，則搶答停止且蜂鳴器響 EnFlat=139。 Led1=839。d48000000)//計(jì)時(shí)實(shí)現(xiàn)1HZ分頻 t=t+3239。因?yàn)樗玫膶?shí)驗(yàn)箱的頻率為48MHz，因此需要現(xiàn)有一個(gè)1Hz的分頻，即一個(gè)計(jì)數(shù)模塊；計(jì)數(shù)結(jié)束之后進(jìn)入LED燈的左移模塊，此處主要使用一個(gè)左移運(yùn)算符來進(jìn)行倒計(jì)時(shí)，當(dāng)然也可以通過其他的算法來實(shí)現(xiàn)這個(gè)功能，但是應(yīng)該都沒有這一個(gè)運(yùn)算符來的簡(jiǎn)潔。//當(dāng)主持人判定選手的回答正確時(shí)，按下add鍵進(jìn)行加分操作 else if(stu) score1=score11。 end 加減分?jǐn)?shù)模塊加減分?jǐn)?shù)模塊主要是用來對(duì)選手的積分進(jìn)行更改，有主持人控制。 ，及顯示選手對(duì)應(yīng)的組號(hào) Led2=839。b0。b1。b11111111。b11111111。初始化模塊及搶答模塊的部分源代碼：//初始化模塊always (posedge clk)//捕捉時(shí)鐘begin //初始化各按鍵并開始搶答 begin if(inputEn==139。主要賦值的對(duì)象有搶答標(biāo)志位、蜂鳴器標(biāo)志位、蜂鳴器延時(shí)標(biāo)志位、搶答選手標(biāo)志位、分組分?jǐn)?shù)標(biāo)志位、組號(hào)顯示初始值等等。三、主持人加減分狀態(tài)，在此狀態(tài)時(shí)，在主持人完成加減分?jǐn)?shù)之前，其他任何操作都可視為無效。主要程序運(yùn)行方式采用狀態(tài)機(jī)的方法來實(shí)現(xiàn)對(duì)搶答器的各個(gè)環(huán)節(jié)的控制。搶答器的結(jié)構(gòu)示意圖如下：FPGA時(shí)鐘信號(hào)按鍵輸入電路 數(shù)碼管顯示電路LED倒計(jì)時(shí)顯示電路：搶答器結(jié)構(gòu)示意圖 設(shè)計(jì)中FPGA最小系統(tǒng)電路為FPGA可以正常工作時(shí)的基本電路，由時(shí)鐘和復(fù)位電路組成。完成加減分環(huán)節(jié)之后，主持人可以進(jìn)入下一環(huán)節(jié)。 搶答器具備限時(shí)搶答功能，限時(shí)時(shí)間為十秒。有兩個(gè)BCD數(shù)碼管進(jìn)行顯示，其中一個(gè)顯示搶答者組號(hào)，另外一個(gè)用來顯示積分，用八個(gè)LED燈來進(jìn)行搶答時(shí)間倒計(jì)時(shí)。在Complier Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。編譯器包括的功能模塊有分析/綜合器（Analysis amp。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。所有這些都使用同一種建模語言。Verilog HDL作為一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。⑤時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。這里的功能仿真純粹是模擬性質(zhì)的，不會(huì)設(shè)計(jì)的任何具體器件的硬件特性。 FPGA的開發(fā)流程FPGA開發(fā)流程可以分為如下幾步：①設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是Verilog、VHDL的源程序（此次設(shè)計(jì)主要是使用Verilog）。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I