【正文】 謝謝我的父母，沒有他們辛勤的付出也就沒有我的今天，在這一刻，將最崇高的敬意獻(xiàn)給你們！ 本文參考了大量的文獻(xiàn)資料，在此，向各學(xué)術(shù)界的前輩們致敬！參考文獻(xiàn)：[1].[M].北京航空航天大學(xué)出版社，2003.[2].[M],2008.[3].[M].第五版.[4].，Verilog HDL硬件描述語言[M]，北京：機(jī)械工業(yè)出版社,2002.[5]肖忠祥，數(shù)據(jù)采集原理[M].西安：西北工業(yè)大學(xué)出版社，2001.[6]ADP3338 datasheet,2000.[7]AD8138 datasheet,1999。從論文的選題、文獻(xiàn)的采集、框架的設(shè)計(jì)、結(jié)構(gòu)的布局到最終的論文定稿，從內(nèi)容到格式，從標(biāo)題到標(biāo)點(diǎn)，他都費(fèi)盡心血。致 謝值此論文即將完成之際，謹(jǐn)向四年來所有關(guān)心、幫助我的老師、同學(xué)、朋友和親人表示誠摯的謝意。實(shí)踐表明，該系統(tǒng)適合用在要求采集通道多、精度高，但速率要求不高的數(shù)據(jù)采集中。 PC機(jī)編程 PC機(jī)端的應(yīng)用程序是在NI公司的LahView環(huán)境下開發(fā)的，主要用于對(duì)采集到的數(shù)據(jù)進(jìn)行解封裝，顯示，控制整個(gè)數(shù)據(jù)采集系統(tǒng)的進(jìn)行、停止，設(shè)置一些相應(yīng)的參數(shù)，以及進(jìn)行最后的數(shù)據(jù)分析處理。end if。buff40 (9 downto 0) = 11100 amp。buff40 (19 downto 10) = 11101 amp。buff40 (29 downto 20) = 11110 amp。) thenbuff40 (39 downto 30) = 1111 amp。039。用FPGA實(shí)現(xiàn)異步數(shù)據(jù)格式非常簡(jiǎn)單。139。count16 :=0。039。為高時(shí)，為單端輸入i為低時(shí)，為雙端差分輸入?？刂萍拇嫫鞲袷饺绫?所示：表2 控制寄存器BIT7(MSB)BIT6BIT5BIT4BIT3BIT2BIT1BIT0(LSB)SA2A1A0__SGL/DIFPD1PD0控制寄存器各位的功能說明如下： S——控制字節(jié)開始位。end if。:ElseDout =ControBvte(7 count8)。) thenif (over = 39。039。部分程序如下：寫數(shù)據(jù)進(jìn)程Process(ret,over,clk)VARIABLE count8 :integer range 0 to 8 :=0。考慮到系統(tǒng)對(duì)多路信號(hào)采集的同步要求，必須注意A/D采樣電路參考時(shí)鐘所引入的孔徑抖動(dòng)，尤其是在變采樣頻率時(shí)，在選取同步采樣時(shí)鐘信號(hào)時(shí)應(yīng)著重考察其穩(wěn)定性和相位噪聲等參數(shù)，在這樣一個(gè)并行數(shù)據(jù)采集系統(tǒng)里主采樣時(shí)鐘需要被分配驅(qū)動(dòng)8個(gè)高速ADC，需要通過邏輯門電路來對(duì)時(shí)鐘進(jìn)行扇出。主要完成AD采樣時(shí)鐘控制、SRAM地址發(fā)生、讀，寫控制、并行，串行轉(zhuǎn)換時(shí)鐘控制、乒乓切換控制、插入通道號(hào)等功能。與整個(gè)系統(tǒng)數(shù)字邏輯一致，內(nèi)核供電電壓為2．5V。如此反復(fù)，直到數(shù)據(jù)傳完，就如同打乒乓球一樣，乒乓?guī)恼f法正是由此而來。在這里介紹一種乒乓?guī)雌古仪騌AM，可以大大提升傳輸速度。比如對(duì)PCI接口芯片PCI9054而言，設(shè)計(jì)者就要讀一下9054的datasheet，選定它的工作模式，然后按照該模式的時(shí)序圖進(jìn)行控制邏輯模塊的設(shè)計(jì)，這部分可以用狀態(tài)機(jī)來實(shí)現(xiàn)，緩存控制模塊是介于數(shù)據(jù)寬度轉(zhuǎn)換模塊和接口控制邏輯模塊之間的，也是我重點(diǎn)要談的一部分。為了減少資源消耗，提高利用率，數(shù)據(jù)存儲(chǔ)可采用分段地址加偏移地址的方式，在地址生成具體代碼實(shí)現(xiàn)時(shí)可以避免做大量的加法運(yùn)算，使VHDL程序易于修改，也節(jié)省了FPGA片內(nèi)資源，同時(shí)也使得各個(gè)通道的數(shù)據(jù)排列在同一個(gè)數(shù)據(jù)區(qū)。當(dāng)RAM1寫滿后，切換到RAM2寫入而RAM1讀出的模式，如此循環(huán)。 控制模塊的FPGA實(shí)現(xiàn)根據(jù)FPGA在系統(tǒng)中功能，可以將其模塊化為A/D控制及并串轉(zhuǎn)換、乒乓傳輸控制、RAM讀寫控制3個(gè)部分。FPGA與ADS8344的連接如圖9所示：ADS8344FPGA BUSY D0UT DIN DCLK圖9FPGA與ADS8344的連接由于選擇中斷方式，所以BUSY與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊的復(fù)位信號(hào)reset連接。同樣也可采用查詢方式，不斷查詢ADS8344的通信寄存器的BUSY位是否為0，如果為0，則將數(shù)據(jù)緩沖器中的數(shù)據(jù)保存到數(shù)組中。語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。（按位與）和|（按位或）。 在行為級(jí)描述中， Verilog HDL不僅能夠在RT L級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算 法級(jí)行為上進(jìn)行設(shè)計(jì)描述。能夠使用內(nèi)置開關(guān)級(jí)原語在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。人和機(jī)器都可閱讀Verilog 語言，因此它可作為E D A的工具和設(shè)計(jì)者之間的交互語言。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。下面列出的是Ve r i l o g硬件描述語言的主要能力： 　基本邏輯門，例如a n d、o r和n a n d等都內(nèi)置在語言中。前者由Gateway Design Automation公司開發(fā)。nSTATUS：配置狀態(tài)信號(hào)。ASDO（I/O）：FPGA串行數(shù)據(jù)輸出，連接至配置器件的ASDI管腳。FPGA有多種配置模式，比如主動(dòng)、被動(dòng)、快速、正常、串行、并行等，可以由此管腳進(jìn)行選擇。使用這些管腳作為關(guān)鍵時(shí)鐘或信號(hào)的布線可以獲得最佳的性能。CLKnum：鎖相環(huán)時(shí)鐘輸入。VCCD_PLL：鎖相環(huán)引腳數(shù)字電壓輸入。在原理圖的繪制之前應(yīng)該通盤考慮整個(gè)系統(tǒng)的布線情況，然后再按照芯片手冊(cè)提供的芯片的引腳逐個(gè)安排每個(gè)引腳的連接，否則將會(huì)出現(xiàn)在PCB布線過程中無法布通導(dǎo)線的情況。（5）輸入/輸出引腳A3P150器件的輸入/輸出引腳被分為幾組，每個(gè)輸入/輸出組都有單獨(dú)的供電電源，因而用戶可以為不同的輸入輸出組提供不同的電壓，從而在不同的輸入/輸出組內(nèi)使用不同的輸入輸出標(biāo)準(zhǔn)。（3）時(shí)鐘資源A3P250系列器件中時(shí)鐘資源主要包括全局時(shí)鐘樹和鎖相環(huán)PLL兩個(gè)部分。邏輯陣列的主題是16個(gè)邏輯單元，另外還有一些邏輯陣列內(nèi)部的控制信號(hào)以及互聯(lián)通路，使得邏輯陣列具有一些特性。查找表的功能是用于完成用戶需要的邏輯功能，CYCLONE II系列器件中的查找表是4輸入1輸出的查找表。（4）外設(shè)模式：將PROM作為微處理的外設(shè)，由微處理器對(duì)其編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。查找表本質(zhì)上就是一個(gè)RAM，當(dāng)用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表事先寫入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。ProASIC3/E是業(yè)界最低成本的FPGA產(chǎn)品系列，也是唯一通過128位AES加密技術(shù)來提供安全系統(tǒng)內(nèi)編程功能的單芯片器件。 FPGA芯片的基本架構(gòu)為了讓高產(chǎn)量應(yīng)用的開發(fā)人員首次在產(chǎn)品中加入安全的系統(tǒng)內(nèi)編程 (ISP)功能，Actel公司宣布實(shí)時(shí)推出ProASIC3激活套件及其25萬門A3P250現(xiàn)場(chǎng)可編程門數(shù)組的樣片。越來越多的設(shè)計(jì)人員，采用設(shè)計(jì)重用，將系統(tǒng)設(shè)計(jì)模塊化，為設(shè)計(jì)帶來了快捷和方便。而如果將可編程邏輯電路1P核集成到SOC芯片上則會(huì)大大提高SOC芯片的靈活性與有效性，并且縮短了SOC芯片的設(shè)計(jì)周期。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計(jì)得當(dāng)，將不會(huì)存在類似于MCU的復(fù)位不可靠和PC可能跑飛等問題。多路開關(guān)型的優(yōu)點(diǎn)是可以把大量的多路開關(guān)和邏輯門連接起來，構(gòu)成大量函數(shù)的邏輯塊。Altera公司的FPGA器件，其邏輯塊構(gòu)造為多級(jí)與或門型，它的可編程單元是可配置的多路開關(guān)。后兩種FPGA屬于可重復(fù)編程型FPGA，SRAM型FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，甚至能在系統(tǒng)運(yùn)行中改變配置數(shù)據(jù)實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。細(xì)粒度FPGA的邏輯功能較小，資源可以充分利用，但連線和開關(guān)多，速度慢；粗粒度FPGA邏輯功能塊的規(guī)模大，功能強(qiáng)，但資源不能充分利用。FPGA具有高密度，運(yùn)行速度快(管腳間的延時(shí)小，僅幾個(gè)ns)的特點(diǎn)。和一般的ASIC電路相比，可編程邏輯陣列器件具有設(shè)計(jì)周期短，修改方便的優(yōu)點(diǎn)。目前按照A/D芯片正常工作的要求提供3V穩(wěn)壓電壓，則W1/，R18目前阻值為1K，那么可以調(diào)節(jié)W1滑動(dòng)變阻器值為200歐姆。另外，基準(zhǔn)電壓源也可以作為標(biāo)準(zhǔn)電池、儀器表頭的刻度標(biāo)準(zhǔn)和精密電流源。其積分非線性誤差I(lǐng)NL177。－IN輸入電壓范圍為－～＋，＋I(xiàn)N輸入電壓范圍為－＋VCC＋。ADS8344個(gè)模擬輸入通道可以設(shè)置成單端輸入或差分輸入。A2～A0：模擬輸入通道選擇位。請(qǐng)注意CS不是三態(tài)時(shí)去在內(nèi)部時(shí)鐘模式高。轉(zhuǎn)換結(jié)果存儲(chǔ)在一內(nèi)部登記。 BUSY去在轉(zhuǎn)換開始低，然后返回高當(dāng)轉(zhuǎn)換完成。16位串行數(shù)據(jù)需要16個(gè)DCLK時(shí)鐘，在接收串行數(shù)據(jù)的LSB位時(shí)，下一個(gè)通道的控制字開始輸入到A/D芯片。參考電壓VRFF的范圍為500mV～VCC，相應(yīng)的每個(gè)模擬通道的輸入為0V～VREF，DS8344是通過三線SPI接口與FPGA相互通信的，數(shù)據(jù)從DIN引腳輸入到8位只寫控制寄存器。當(dāng)進(jìn)行模數(shù)轉(zhuǎn)換時(shí)，該引腳輸出低電平，當(dāng)BUSY端產(chǎn)生一下降沿時(shí)，表示模數(shù)轉(zhuǎn)換結(jié)束，數(shù)據(jù)輸出有效。CS：片選端，為低電平時(shí)，選中該芯片。＋VCC：電源輸入端，范圍為＋~5V。串行接口還提供了低成本的遠(yuǎn)程數(shù)據(jù)采集隔離。該芯片的特點(diǎn)是帶ADS7844的引腳。隨著集成技術(shù)的發(fā)展，現(xiàn)已研制和生產(chǎn)出許多單片的和混合集成型的A/D和D/A轉(zhuǎn)換器，它們具有愈來愈先進(jìn)的技術(shù)指標(biāo)。處理后輸出的數(shù)字量也往往需要將其轉(zhuǎn)換為相應(yīng)模擬信號(hào)才能為執(zhí)行機(jī)構(gòu)所接受。只要正確選擇精確的電阻值，一15～+15 V電壓信號(hào)可線性轉(zhuǎn)換為O～+5V，從而保證了系統(tǒng)的精度第3章 數(shù)據(jù)采集系統(tǒng)的硬件設(shè)計(jì) 數(shù)據(jù)采集器的芯片工作原理隨著數(shù)字技術(shù)，特別是的飛速發(fā)展與普及，在現(xiàn)代控制。時(shí)鐘產(chǎn)生電路按照器件的工作時(shí)序產(chǎn)生時(shí)序信號(hào)，邏輯控制電路依照時(shí)序電路產(chǎn)生邏輯控制信號(hào)。該A/D轉(zhuǎn)換器采用了TI公司16位逐次逼近型ADS8344；FPGA主要用于控制ADC啟動(dòng)、停止和查詢ADC狀態(tài)時(shí)數(shù)據(jù)進(jìn)行高速數(shù)據(jù)緩沖、異步數(shù)據(jù)編解碼等數(shù)據(jù)處理。本課題闡述的數(shù)據(jù)系統(tǒng)精確度高達(dá)16位，能夠?qū)?個(gè)外部模擬通道行進(jìn)A/D采樣，最大模擬輸入信號(hào)范圍達(dá)到—15~+15V。數(shù)據(jù)采集幾乎無孔不入，它已滲透到了地質(zhì)、醫(yī)療器械、雷達(dá)、通訊、遙感遙測(cè)等各個(gè)領(lǐng)域，為我們更好的獲取信息提供了良好的基礎(chǔ)。采樣為了把一個(gè)連續(xù)變化的模擬信號(hào)轉(zhuǎn)變成對(duì)應(yīng)的數(shù)字信號(hào)，就必須首先把模擬信號(hào)在時(shí)間上離散化，也就是對(duì)模擬信號(hào)進(jìn)行采樣。計(jì)算機(jī)對(duì)這種離散信號(hào)還不能處理，計(jì)算機(jī)只能處理數(shù)字量，所以還必須把離散信號(hào)在幅值上也進(jìn)一步離散化，這一過程就是量化過程。本文主要是實(shí)現(xiàn)數(shù)字部分的設(shè)計(jì)。31第2章 多路數(shù)據(jù)采集器系統(tǒng)的架構(gòu). 數(shù)據(jù)采集器系統(tǒng)概述數(shù)據(jù)采集電路是測(cè)試系統(tǒng)中的重要組成部分，其主要包括模擬電路部分和數(shù)字電路部分兩個(gè)部分。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 工藝技術(shù)推動(dòng)的創(chuàng)新還在不斷延續(xù)。FPGA產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測(cè)試測(cè)量等廣泛的領(lǐng)域?？删幊藺SIC縮小體積、減輕重量、降低功耗，提高可靠性，易于獲得高性能，可增強(qiáng)保密性，在大批量應(yīng)用時(shí)，可顯著降低系統(tǒng)成本。國內(nèi)對(duì)數(shù)據(jù)采集設(shè)備的研制與國外的情況相比，在開發(fā)應(yīng)用的廣度和深度方面，還有一段距離，現(xiàn)場(chǎng)數(shù)據(jù)采集要求比較高的場(chǎng)合多是采用國外產(chǎn)品。（3）采用高智能化軟件，它可以在一些場(chǎng)合下代替復(fù)雜的硬件電路去對(duì)信號(hào)做分析和處理。數(shù)據(jù)采集技術(shù)已經(jīng)成為一種專門的技術(shù)，在工業(yè)領(lǐng)域得到廣泛的