【正文】 acquisition system which is based on FPGA + ADS8344。因此，設計出一個合適的數(shù)據(jù)采集系統(tǒng)就顯得尤為必要和迫切。本文針對此需求，實現(xiàn)了一種應用FPGA和ADS8344的多路、高速的數(shù)據(jù)采集系統(tǒng)，從而為測量儀器提供良好的采集數(shù)據(jù)。本文設計了一種基于FPGA 和ADS8344的多路數(shù)據(jù)采集處理系統(tǒng)，針對此系統(tǒng)設計了基于ADS8344的模數(shù)轉(zhuǎn)換采集板，再將模數(shù)轉(zhuǎn)換采集板的數(shù)據(jù)傳送至基于FPGA的采集控制模塊進行數(shù)據(jù)的壓縮以及緩沖存儲，最后調(diào)入數(shù)據(jù)進行數(shù)據(jù)的處理。從20世紀60年代以來，數(shù)字信號處理技術(shù)已逐漸成為信號處理領域的主力，它已經(jīng)滲透到各個應用領域之中。數(shù)據(jù)采集模塊主要是通過FPGA對外部的A/D芯片進行控制。第二類由數(shù)據(jù)采集卡、標準總線和計算機構(gòu)成。（3）采用高智能化軟件，它可以在一些場合下代替復雜的硬件電路去對信號做分析和處理?？删幊藺SIC縮小體積、減輕重量、降低功耗，提高可靠性，易于獲得高性能，可增強保密性，在大批量應用時，可顯著降低系統(tǒng)成本。 工藝技術(shù)推動的創(chuàng)新還在不斷延續(xù)。當需要修改FPGA功能時，只需換一片EPROM即可。本文主要是實現(xiàn)數(shù)字部分的設計。采樣為了把一個連續(xù)變化的模擬信號轉(zhuǎn)變成對應的數(shù)字信號，就必須首先把模擬信號在時間上離散化，也就是對模擬信號進行采樣。本課題闡述的數(shù)據(jù)系統(tǒng)精確度高達16位，能夠?qū)?個外部模擬通道行進A/D采樣，最大模擬輸入信號范圍達到—15~+15V。時鐘產(chǎn)生電路按照器件的工作時序產(chǎn)生時序信號，邏輯控制電路依照時序電路產(chǎn)生邏輯控制信號。處理后輸出的數(shù)字量也往往需要將其轉(zhuǎn)換為相應模擬信號才能為執(zhí)行機構(gòu)所接受。該芯片的特點是帶ADS7844的引腳。＋VCC：電源輸入端，范圍為＋~5V。當進行模數(shù)轉(zhuǎn)換時，該引腳輸出低電平，當BUSY端產(chǎn)生一下降沿時，表示模數(shù)轉(zhuǎn)換結(jié)束，數(shù)據(jù)輸出有效。16位串行數(shù)據(jù)需要16個DCLK時鐘，在接收串行數(shù)據(jù)的LSB位時，下一個通道的控制字開始輸入到A/D芯片。轉(zhuǎn)換結(jié)果存儲在一內(nèi)部登記。A2～A0：模擬輸入通道選擇位。－IN輸入電壓范圍為－～＋，＋IN輸入電壓范圍為－＋VCC＋。另外，基準電壓源也可以作為標準電池、儀器表頭的刻度標準和精密電流源。和一般的ASIC電路相比，可編程邏輯陣列器件具有設計周期短，修改方便的優(yōu)點。細粒度FPGA的邏輯功能較小，資源可以充分利用，但連線和開關(guān)多，速度慢；粗粒度FPGA邏輯功能塊的規(guī)模大，功能強，但資源不能充分利用。Altera公司的FPGA器件，其邏輯塊構(gòu)造為多級與或門型，它的可編程單元是可配置的多路開關(guān)。在高可靠應用領域，如果設計得當，將不會存在類似于MCU的復位不可靠和PC可能跑飛等問題。越來越多的設計人員，采用設計重用，將系統(tǒng)設計模塊化，為設計帶來了快捷和方便。ProASIC3/E是業(yè)界最低成本的FPGA產(chǎn)品系列，也是唯一通過128位AES加密技術(shù)來提供安全系統(tǒng)內(nèi)編程功能的單芯片器件。用戶可根據(jù)不同的配置模式，采用不同的編程方式。查找表的功能是用于完成用戶需要的邏輯功能，CYCLONE II系列器件中的查找表是4輸入1輸出的查找表。（3）時鐘資源A3P250系列器件中時鐘資源主要包括全局時鐘樹和鎖相環(huán)PLL兩個部分。在原理圖的繪制之前應該通盤考慮整個系統(tǒng)的布線情況，然后再按照芯片手冊提供的芯片的引腳逐個安排每個引腳的連接，否則將會出現(xiàn)在PCB布線過程中無法布通導線的情況。CLKnum：鎖相環(huán)時鐘輸入。FPGA有多種配置模式，比如主動、被動、快速、正常、串行、并行等，可以由此管腳進行選擇。nSTATUS：配置狀態(tài)信號。下面列出的是Ve r i l o g硬件描述語言的主要能力： 　基本邏輯門，例如a n d、o r和n a n d等都內(nèi)置在語言中。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設計完整建模。（按位與）和|（按位或）。同樣也可采用查詢方式，不斷查詢ADS8344的通信寄存器的BUSY位是否為0，如果為0，則將數(shù)據(jù)緩沖器中的數(shù)據(jù)保存到數(shù)組中。 控制模塊的FPGA實現(xiàn)根據(jù)FPGA在系統(tǒng)中功能，可以將其模塊化為A/D控制及并串轉(zhuǎn)換、乒乓傳輸控制、RAM讀寫控制3個部分。為了減少資源消耗，提高利用率，數(shù)據(jù)存儲可采用分段地址加偏移地址的方式，在地址生成具體代碼實現(xiàn)時可以避免做大量的加法運算，使VHDL程序易于修改，也節(jié)省了FPGA片內(nèi)資源，同時也使得各個通道的數(shù)據(jù)排列在同一個數(shù)據(jù)區(qū)。在這里介紹一種乒乓?guī)雌古仪騌AM，可以大大提升傳輸速度。與整個系統(tǒng)數(shù)字邏輯一致，內(nèi)核供電電壓為2．5V?？紤]到系統(tǒng)對多路信號采集的同步要求，必須注意A/D采樣電路參考時鐘所引入的孔徑抖動，尤其是在變采樣頻率時，在選取同步采樣時鐘信號時應著重考察其穩(wěn)定性和相位噪聲等參數(shù)，在這樣一個并行數(shù)據(jù)采集系統(tǒng)里主采樣時鐘需要被分配驅(qū)動8個高速ADC，需要通過邏輯門電路來對時鐘進行扇出。039。:ElseDout =ControBvte(7 count8)?？刂萍拇嫫鞲袷饺绫?所示：表2 控制寄存器BIT7(MSB)BIT6BIT5BIT4BIT3BIT2BIT1BIT0(LSB)SA2A1A0__SGL/DIFPD1PD0控制寄存器各位的功能說明如下： S——控制字節(jié)開始位。039。139。039。buff40 (29 downto 20) = 11110 amp。buff40 (9 downto 0) = 11100 amp。 PC機編程 PC機端的應用程序是在NI公司的LahView環(huán)境下開發(fā)的，主要用于對采集到的數(shù)據(jù)進行解封裝，顯示，控制整個數(shù)據(jù)采集系統(tǒng)的進行、停止，設置一些相應的參數(shù)，以及進行最后的數(shù)據(jù)分析處理。致 謝值此論文即將完成之際，謹向四年來所有關(guān)心、幫助我的老師、同學、朋友和親人表示誠摯的謝意。謝謝我的父母，沒有他們辛勤的付出也就沒有我的今天，在這一刻，將最崇高的敬意獻給你們！ 本文參考了大量的文獻資料，在此，向各學術(shù)界的前輩們致敬！參考文獻：[1].[M].北京航空航天大學出版社，2003.[2].[M],2008.[3].[M].第五版.[4].，Verilog HDL硬件描述語言[M]，北京：機械工業(yè)出版社,2002.[5]肖忠祥，數(shù)據(jù)采集原理[M].西安：西北工業(yè)大學出版社，2001.[6]ADP3338 datasheet,2000.[7]AD8138 datasheet,1999。從論文的選題、文獻的采集、框架的設計、結(jié)構(gòu)的布局到最終的論文定稿，從內(nèi)容到格式，從標題到標點，他都費盡心血。實踐表明，該系統(tǒng)適合用在要求采集通道多、精度高，但速率要求不高的數(shù)據(jù)采集中。end if。buff40 (19 downto 10) = 11101 amp。) thenbuff40 (39 downto 30) = 1111 amp。用FPGA實現(xiàn)異步數(shù)據(jù)格式非常簡單。count16 :=0。為高時，為單端輸入i為低時，為雙端差分輸入。end if。) thenif (over = 39。部分程序如下：寫數(shù)據(jù)進程Process(ret,over,clk)VARIABLE count8 :integer range 0 to 8 :=0。主要完成AD采樣時鐘控制、SRAM地址發(fā)生、讀，寫控制、并行，串行轉(zhuǎn)換時鐘控制、乒乓切換控制、插入通道號等功能。如此反復，直到數(shù)據(jù)傳完，就如同打乒乓球一樣，乒乓?guī)恼f法正是由此而來。比如對PCI接口芯片PCI9054而言，設計者就要讀一下9054的datasheet，選定它的工作模式，然后按照該模式的時序圖進行控制邏輯模塊的設計，這部分可以用狀態(tài)機來實現(xiàn)，緩存控制模塊是介于數(shù)據(jù)寬度轉(zhuǎn)換模塊和接口控制邏輯模塊之間的，也是我重點要談的一部分。當RAM1寫滿后，切換到RAM2寫入而RAM1讀出的模式，如此循環(huán)。FPGA與ADS8344的連接如圖9所示：ADS8344FPGA BUSY D0UT DIN DCLK圖9FPGA與ADS8344的連接由于選擇中斷方式，所以BUSY與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊的復位信號reset連接。語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標準中沒有定義。 在行為級描述中， Verilog HDL不僅能夠在RT L級上進行設計描述，而且能夠在體系結(jié)構(gòu)級描述及其算 法級行為上進行設計描述。人和機器都可閱讀Verilog 語言，因此它可作為E D A的工具和設計者之間的交互語言。提供顯式語言結(jié)構(gòu)指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。前者由Gateway Design Automation公司開發(fā)。ASDO（I/O）：FPGA串行數(shù)據(jù)輸出，連接至配置器件的ASDI管腳。使用這些管腳作為關(guān)鍵時鐘或信號的布線可以獲得最佳的性能。VCCD_PLL：鎖相環(huán)引腳數(shù)字電壓輸入。（5）輸入/輸出引腳A3P150器件的輸入/輸出引腳被分為幾組，每個輸入/輸出組都有單獨的供電電源，因而用戶可以為不同的輸入輸出組提供不同的電壓，從而在不同的輸入/輸出組內(nèi)使用不同的輸入輸出標準。邏輯陣列的主題是16個邏輯單元，另外還有一些邏輯陣列內(nèi)部的控制信號以及互聯(lián)通路，使得邏輯陣列具有一些特性。（4）外設模式：將PROM作為微處理的外設，由微處理器對其編程。查找表本質(zhì)上就是一個RAM，當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表事先寫入RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。 FPGA芯片的基本架構(gòu)為了讓高產(chǎn)量應用的開發(fā)人員首次在產(chǎn)品中加入安全的系統(tǒng)內(nèi)編程 (ISP)功能，Actel公司宣布實時推出ProASIC3激活套件及其25萬門A3P250現(xiàn)場可編程門數(shù)組的樣片。而如果將可編程邏輯電路1P核集成到SOC芯片上則會大大提高SOC芯片的靈活性與有效性，并且縮短了SOC芯片的設計周期。多路開關(guān)型的優(yōu)點是可以把大量的多路開關(guān)和邏輯門連接起來，構(gòu)成大量函數(shù)的邏輯塊。后兩種FPGA屬于可重復編程型FPGA，SRAM型FPGA的突出優(yōu)點是可反復編程，甚至能在系統(tǒng)運行中改變配置數(shù)據(jù)實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)。FPGA具有高密度，運行速度快(管腳間的延時小，僅幾個ns)的特點。目前按照A/D芯片正常工作的要求提供3V穩(wěn)壓電壓，則W1/，R18目前阻值為1K，那么可以調(diào)節(jié)W1滑動變阻器值為200歐姆。其積分非線性誤差INL177。ADS8344個模擬輸入通道可以設置成單端輸入或差分輸入。請注意CS不是三態(tài)時去在內(nèi)部時鐘模式高。 BUSY去在轉(zhuǎn)換開始低，然后返回高當轉(zhuǎn)換完成。參考電壓VRFF的范圍為500mV～VCC，相應的每個模擬通道的輸入為0V～VREF，DS8344是通過三線SPI接口與FPGA相互通信的，數(shù)據(jù)從DIN引腳輸入到8位只寫控制寄存器。CS：片選端，為低電平時，選中該芯片。串行接口還提供了低成本的遠程數(shù)據(jù)采集隔離。隨著集成技術(shù)的發(fā)展，現(xiàn)已研制和生產(chǎn)出許多單片的和混合集成型的A/D和D/A轉(zhuǎn)換器，它們具有愈來愈先進的技術(shù)指標。只要正確選擇精確的電阻值，一15～+15 V電壓信號可線性轉(zhuǎn)換為O～+5V，從而保證了系統(tǒng)的精度第3章 數(shù)據(jù)采集系統(tǒng)的硬件設計 數(shù)據(jù)采集器的芯片工作原理隨著數(shù)字技術(shù)，特別是的飛速發(fā)展與普及，在現(xiàn)代控制。該A/D轉(zhuǎn)換器采用了TI公司16位逐次逼近型ADS8344；FPGA主要用于控制ADC啟動、停止和查詢ADC狀態(tài)時數(shù)據(jù)進行高速數(shù)據(jù)緩沖、異步數(shù)據(jù)編解碼等數(shù)據(jù)處理。數(shù)據(jù)采集幾乎無孔不入，它已滲