【導(dǎo)讀】本文針對此需求，實現(xiàn)了一種應(yīng)用FPGA和ADS8344的多路、高速的數(shù)據(jù)采集系統(tǒng)，從而為測量儀器提供良好的采集數(shù)據(jù)。在生產(chǎn)過程中，應(yīng)用數(shù)據(jù)采集系統(tǒng)可以對生產(chǎn)現(xiàn)場的工藝參數(shù)進(jìn)行采集、監(jiān)視和記錄，為提高產(chǎn)品質(zhì)量、降低成本提供了技術(shù)手段。尤其在航空航天、地質(zhì)勘探、電力、雷達(dá)、通信等領(lǐng)域中，對數(shù)據(jù)采集系統(tǒng)的精度要求、速度要求日益增高。在某些特殊場合下，對數(shù)據(jù)采集系統(tǒng)的便攜性也提出了很高的要求。因此，設(shè)計出一個合適的數(shù)據(jù)采集系統(tǒng)就顯得尤為必要和迫切。論文在研究FPGA的基礎(chǔ)上，建立了一個基于FPGA的多路數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)為多路、高速的數(shù)據(jù)采集系統(tǒng)，并能穩(wěn)定工作，從而能滿足電子測量儀器的要求。

　　

【正文】 ，主要是對總線接口芯片的local端的信號進(jìn)行控制，以達(dá)到通過接口芯片上傳到主機(jī)的目的。比如對PCI接口芯片PCI9054而言，設(shè)計者就要讀一下9054的datasheet，選定它的工作模式，然后按照該模式的時序圖進(jìn)行控制邏輯模塊的設(shè)計，這部分可以用狀態(tài)機(jī)來實現(xiàn)，緩存控制模塊是介于數(shù)據(jù)寬度轉(zhuǎn)換模塊和接口控制邏輯模塊之間的，也是我重點要談的一部分。在不同的應(yīng)用場合，數(shù)據(jù)格式也不同，不過一般都是一幀一幀傳輸?shù)模粠瑪?shù)據(jù)的起始有幀頭，有些也有幀尾還有其他校驗位之類的，原理上都差不多。比較通常的做法是，F(xiàn)PGA把接收到的數(shù)據(jù)先存儲在它外掛的RAM中，RAM的容量正好等于一幀數(shù)據(jù)的大小，存滿RAM之后，再通過接口芯片進(jìn)行上傳。如果FPGA外掛一片RAM的話，要等到它存滿之后才能開始上傳工作，這會讓效率打折扣，對一些要求高速傳輸?shù)膱龊蠒斐捎绊?。在這里介紹一種乒乓?guī)雌古仪騌AM，可以大大提升傳輸速度。 所謂乒乓?guī)褪荈PGA外掛的兩片RAM。FPGA可以先通過緩存控制模塊將前端傳來的數(shù)據(jù)寫入一片RAM，同時控制接口邏輯模塊將另一片RAM的數(shù)據(jù)上傳到主機(jī)，實現(xiàn)了讀寫可以同時進(jìn)行，這樣就節(jié)省了很多PCI總線的等待時間，使效率大大提高，可以滿足一些高速傳輸?shù)膽?yīng)用。乒乓?guī)膶崿F(xiàn)也比較簡單，可以用數(shù)據(jù)的幀頭或者幀尾做控制出發(fā)信號，因為一幀數(shù)據(jù)完全寫入一片RAM的標(biāo)志是本幀幀尾或者下幀幀頭的到來，捕捉到這個幀頭或者幀尾就可以向接口芯片發(fā)出ready信號，表示數(shù)據(jù)準(zhǔn)備好了，可以把數(shù)據(jù)上傳了，然后上傳的同時下一幀數(shù)據(jù)就可以寫入另一片RAM。如此反復(fù)，直到數(shù)據(jù)傳完，就如同打乒乓球一樣，乒乓?guī)恼f法正是由此而來。 總之，要看你的應(yīng)用，如果對帶寬要求不高，可以只用一片RAM，這樣可以節(jié)省成本。但速度要求高一些的應(yīng)用來說，最好采用乒乓?guī)淖龇?，會為你省去很多麻煩，讓你的設(shè)計比較輕松就能滿足要求。 控制電路是數(shù)據(jù)采集系統(tǒng)的核心，該系統(tǒng)采用A3P250實現(xiàn)。，與整個系統(tǒng)數(shù)字邏輯一致，內(nèi)核供電電壓為2．5V。該系列具有豐富的I，O口資源，I，O輸出緩沖器可以接收高達(dá)24mA的拉電流和48mA的灌電流。缺省時，I，O輸出口驅(qū)動能力為12mA。采用自頂而下的設(shè)計方法，分別完成各個模塊的代碼編寫。主要完成AD采樣時鐘控制、SRAM地址發(fā)生、讀，寫控制、并行，串行轉(zhuǎn)換時鐘控制、乒乓切換控制、插入通道號等功能。POINTSYNC為A/D轉(zhuǎn)換器的轉(zhuǎn)換時鐘，OEAD0到OEAD7是8路鎖存器574的輸出使能信號，LK_LATCH為鎖存器的數(shù)據(jù)打入脈沖信號；A為SRAM1地址線，WREN為RA M寫時鐘信號，RDEN為讀信號。為了保證數(shù)據(jù)的穩(wěn)定性，在A/D采樣脈沖POIN YNC的上升沿進(jìn)行采樣，經(jīng)過三個周期后在下降沿將8路數(shù)據(jù)同時送入鎖存器，而后鎖存器的輸出使能依次有效，使得數(shù)據(jù)在內(nèi)部總線內(nèi)傳輸。由于FPGA是RAM工藝，掉電后信息將丟失，為此，必須有外置存儲器來保存程序。考慮到系統(tǒng)對多路信號采集的同步要求，必須注意A/D采樣電路參考時鐘所引入的孔徑抖動，尤其是在變采樣頻率時，在選取同步采樣時鐘信號時應(yīng)著重考察其穩(wěn)定性和相位噪聲等參數(shù)，在這樣一個并行數(shù)據(jù)采集系統(tǒng)里主采樣時鐘需要被分配驅(qū)動8個高速ADC，需要通過邏輯門電路來對時鐘進(jìn)行扇出。而邏輯門電路引入的孔徑抖動也會降低整個系統(tǒng)的性能甚至帶來災(zāi)難性的影響，可以選用孔徑抖動更小的ECL或是PECLf1電路來減少孔徑抖動的影響。 FPGA的編程 FPGA編程使用VHDL語言，主要包括對ADS8344的數(shù)據(jù)讀寫、異步數(shù)據(jù)編解碼等。使用FPGA很容易實現(xiàn)SPI接口間的通信，對ADS8344的數(shù)據(jù)讀寫僅用兩個進(jìn)程就可以實現(xiàn)。部分程序如下：寫數(shù)據(jù)進(jìn)程Process(ret,over,clk)VARIABLE count8 :integer range 0 to 8 :=0。 begin If( rst = 39。039。 )thenDout =39。039。count8 :=0。else (clkevent and clk = 39。039。) thenif (over = 39。139。) thenDout =39。039。:ElseDout =ControBvte(7 count8)。count8 : = 0。end if。elsecount8 : = 0。end if。end if。end process。 程序中的8位控制字節(jié)是在另一進(jìn)程中根據(jù)用戶要求進(jìn)行配置的?？刂萍拇嫫鞲袷饺绫?所示：表2 控制寄存器BIT7(MSB)BIT6BIT5BIT4BIT3BIT2BIT1BIT0(LSB)SA2A1A0__SGL/DIFPD1PD0控制寄存器各位的功能說明如下： S——控制字節(jié)開始位。為高時，才表示輸入的字節(jié)有效。 A2~AO——模擬輸入通道選擇位。 SGL／DIF——模擬通道輸入方式選擇位。為高時，為單端輸入i為低時，為雙端差分輸入。 PDl～D0——功率管理選擇位。讀數(shù)據(jù)進(jìn)程Process(ret,clk)VARIABLE count16 ：integer range 0 to 16 :=0。 begin If( rst = 39。039。 )thenbuff16 = (others =39。039。)。count16 :=0。else (clkevent and clk = 39。039。) thenif ( busyread= 39。139。) thenif count 16 = 16 thennull；elsebuff16 (15 count16) ＜＝Din；count16 ： ＝ count16＋１；　end if；elseend if；end if；end process； ADS8344是多通道A／D轉(zhuǎn)換芯片，所以數(shù)據(jù)要添加通道地址碼。FPGA讀取了16位數(shù)據(jù)后，進(jìn)行高速數(shù)據(jù)緩沖處理，使用速率與低速異步串口速率匹配。由于讀取的數(shù)據(jù)是16位，而異步數(shù)據(jù)是10位(1位起始位，8位數(shù)據(jù)位，l位停止位)，因此要對數(shù)據(jù)重新編碼。用FPGA實現(xiàn)異步數(shù)據(jù)格式非常簡單。下面是異步數(shù)據(jù)編碼的部分程序：process (res ,read, pdatain)begin if (rst = 39。039。) thenbuff40 = (others = 39。039。)。clsif( readevent and read = 39。039。) thenbuff40 (39 downto 30) = 1111 amp。pdatain (15 downto 12) amp。 39。039。buff40 (29 downto 20) = 11110 amp。pdatain (11 downto 8) amp。 39。039。buff40 (19 downto 10) = 11101 amp。pdatain (7 downto 4) amp。 39。039。buff40 (9 downto 0) = 11100 amp。pdatain (3 downto 0) amp。 39。039。end if。end process。在數(shù)據(jù)編碼進(jìn)程中，pdatam(15 downto 0)是A／D轉(zhuǎn)換出來的16位數(shù)據(jù)，分為4個異步數(shù)據(jù)幀。每幀的低4位是數(shù)據(jù)位，高4位是編碼位，數(shù)據(jù)編碼格式如表3所示：表3 異步數(shù)據(jù)編碼格式停止位空閑位 地址位數(shù)據(jù)位起始位111100D3 D2D1D00111101D7D6D5D40111110D11D10D9D80111111D15D14D13D120 上位PC機(jī)以指定速率接收到如表l格式的4個異步數(shù)據(jù)幀后，去掉起始位、停止位，地址位和空閑位，按地址位順序重新排列數(shù)據(jù)，就得到D15～D0的16位A／D量化數(shù)據(jù)，PC機(jī)對數(shù)據(jù)可做進(jìn)一步的處理。 PC機(jī)編程 PC機(jī)端的應(yīng)用程序是在NI公司的LahView環(huán)境下開發(fā)的，主要用于對采集到的數(shù)據(jù)進(jìn)行解封裝，顯示，控制整個數(shù)據(jù)采集系統(tǒng)的進(jìn)行、停止，設(shè)置一些相應(yīng)的參數(shù)，以及進(jìn)行最后的數(shù)據(jù)分析處理。 結(jié) 論該系統(tǒng)綜合運用了FPGA硬件描述語言改變電路結(jié)構(gòu)、算法技術(shù)和無線點對點傳輸技術(shù)，將兩者相結(jié)合應(yīng)用在遠(yuǎn)程數(shù)據(jù)采集中。該系統(tǒng)用戶界面友好，操作簡便，精度、速度以及系統(tǒng)可靠性完全滿足要求。該系統(tǒng)應(yīng)用于某研究所試驗中的飛艇與地面間的數(shù)據(jù)采集傳輸。實踐表明，該系統(tǒng)適合用在要求采集通道多、精度高，但速率要求不高的數(shù)據(jù)采集中。由于整個系統(tǒng)的控制采用FPGA實現(xiàn)，具有組織方式靈活的特點，可以依據(jù)現(xiàn)場的具體情況，對FPGA的內(nèi)部配置進(jìn)行修改、調(diào)試。這種數(shù)據(jù)采集系統(tǒng)可適用于多種同步數(shù)據(jù)采集的應(yīng)用場合，是一種比較理想的實時數(shù)據(jù)采集方案。該設(shè)計已經(jīng)應(yīng)用在多模塊的紅外線列探測器地面成像演示系統(tǒng)中，實際中的應(yīng)用證明，基于FPGA的高速數(shù)據(jù)采集系統(tǒng)完全可以可以滿足其多通道采集的要求。致 謝值此論文即將完成之際，謹(jǐn)向四年來所有關(guān)心、幫助我的老師、同學(xué)、朋友和親人表示誠摯的謝意。在此論文撰寫過程中，要特別感謝我的導(dǎo)師何云龍的指導(dǎo)與督促，同時感謝他的諒解與包容。沒有何老師的幫助也就沒有今天的這篇論文。在何老師帶領(lǐng)下，在此，我特別要感謝我的導(dǎo)師何老師。從論文的選題、文獻(xiàn)的采集、框架的設(shè)計、結(jié)構(gòu)的布局到最終的論文定稿，從內(nèi)容到格式，從標(biāo)題到標(biāo)點，他都費盡心血。沒有何老師的辛勤栽培、孜孜教誨，就沒有我論文的順利完成。我不僅增長了知識，更重要的是開闊了我的思路，讓我樹立了良好的學(xué)術(shù)習(xí)慣及科研精神。求學(xué)歷程是艱苦的，但又是快樂的，這四年來幫助我的老師同學(xué)們，有你們的鼓勵和幫助，才有我大學(xué)四年的學(xué)業(yè)和本論文的順利完成。謝謝我的父母，沒有他們辛勤的付出也就沒有我的今天，在這一刻，將最崇高的敬意獻(xiàn)給你們！ 本文參考了大量的文獻(xiàn)資料，在此，向各學(xué)術(shù)界的前輩們致敬！參考文獻(xiàn)：[1].[M].北京航空航天大學(xué)出版社，2003.[2].[M],2008.[3].[M].第五版.[4].，Verilog HDL硬件描述語言[M]，北京：機(jī)械工業(yè)出版社,2002.[5]肖忠祥，數(shù)據(jù)采集原理[M].西安：西北工業(yè)大學(xué)出版社，2001.[6]ADP3338 datasheet,2000.[7]AD8138 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