【正文】 我不僅增長了知識(shí)，更重要的是開闊了我的思路，讓我樹立了良好的學(xué)術(shù)習(xí)慣及科研精神。這種數(shù)據(jù)采集系統(tǒng)可適用于多種同步數(shù)據(jù)采集的應(yīng)用場合，是一種比較理想的實(shí)時(shí)數(shù)據(jù)采集方案。在數(shù)據(jù)編碼進(jìn)程中，pdatam(15 downto 0)是A／D轉(zhuǎn)換出來的16位數(shù)據(jù)，分為4個(gè)異步數(shù)據(jù)幀。 39。 39。039。039。讀數(shù)據(jù)進(jìn)程Process(ret,clk)VARIABLE count16 ：integer range 0 to 16 :=0。end process。) thenDout =39。039。為了保證數(shù)據(jù)的穩(wěn)定性，在A/D采樣脈沖POIN YNC的上升沿進(jìn)行采樣，經(jīng)過三個(gè)周期后在下降沿將8路數(shù)據(jù)同時(shí)送入鎖存器，而后鎖存器的輸出使能依次有效，使得數(shù)據(jù)在內(nèi)部總線內(nèi)傳輸。但速度要求高一些的應(yīng)用來說，最好采用乒乓?guī)淖龇?，?huì)為你省去很多麻煩，讓你的設(shè)計(jì)比較輕松就能滿足要求。比較通常的做法是，F(xiàn)PGA把接收到的數(shù)據(jù)先存儲(chǔ)在它外掛的RAM中，RAM的容量正好等于一幀數(shù)據(jù)的大小，存滿RAM之后，再通過接口芯片進(jìn)行上傳。采用高速SRAM，能夠保證在一個(gè)同步時(shí)鐘周期內(nèi)將8路數(shù)據(jù)依次存儲(chǔ)到相應(yīng)地存儲(chǔ)單元，這里選用2片Is61LV256—10，最小讀，寫時(shí)間為10ns，每片容量為256Kx16bits。DOUT與串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊chuanbing的輸入El連接。 數(shù)據(jù)采集系統(tǒng)軟件設(shè)計(jì)方案FPGA采用虛擬的ADC接口與ADS8344進(jìn)行通信。 　在Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。P L I是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實(shí)例語句描述建模。1985Moorby推出它的第三個(gè)商用仿真器VerilogXL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。nCE：下載鏈器件使能輸入，連接至上一個(gè)器件的nCEO，下載鏈的第一個(gè)器件的nCE接地。因此，F(xiàn)PGA需要一片F(xiàn)lash結(jié)構(gòu)的配置芯片來儲(chǔ)存邏輯配置信息，用于對(duì)FPGA進(jìn)行上電配置。GNDD_PLL：鎖相環(huán)數(shù)字地。I/Onum：可用作輸入或輸出，或者雙向口，同時(shí)也可以作為LVDS差分對(duì)的負(fù)端。邏輯陣列還包括一些控制信號(hào)：兩個(gè)時(shí)鐘信號(hào)，兩個(gè)時(shí)鐘使能信號(hào)、兩個(gè)異步復(fù)位信號(hào)、一個(gè)同步復(fù)位信號(hào)和一個(gè)同步加載信號(hào)。上電時(shí)，F(xiàn)PGA將外部存儲(chǔ)器中的數(shù)據(jù)讀入片內(nèi)RAM，完成配置后，進(jìn)入工作狀態(tài)；掉電后FPGA恢復(fù)為白片，內(nèi)部邏輯消失。其組成部分主要包括編程/輸入輸出單元、基本可編程邏輯單元、內(nèi)嵌SARM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等。激活套件備有原型構(gòu)建和低成本評(píng)估兩個(gè)版本，能讓開發(fā)人員探索ProASIC3/E系列產(chǎn)品獨(dú)特的結(jié)構(gòu)特性，包括安全的系統(tǒng)內(nèi)編程和上電即用功能。由此可見，F(xiàn)PGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，這使得FPGA占有越來越多的市場，特別是對(duì)小批量、多品種的產(chǎn)品需求，使FPGA成為首選。FPGA兼有串、并行工作方式和高集成度、高速、高可靠性等明顯的特點(diǎn)，其時(shí)鐘延遲可達(dá)納秒級(jí)，同時(shí)，在應(yīng)用芯片的設(shè)計(jì)中可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能指標(biāo)和可靠性。從邏輯塊的構(gòu)造分類，F(xiàn)PGA的結(jié)構(gòu)有三種：查找表型、多路開關(guān)型和多級(jí)與或門型。FPGA是由掩膜可編程門陣列和簡單可編程邏輯器件演變而來的，將它們的特性結(jié)合在一起使得FPGA既有門陣列的高密度性和通用性，又有可編程邏輯器件的用戶可編程特性。本章基于Altera公司的FPGA進(jìn)行采集控制模塊的設(shè)計(jì)，介紹了FPGA的工作原理及選型，再分別介紹了基于FPGA的采集控制模塊的原理圖設(shè)計(jì)以及相關(guān)軟件的設(shè)計(jì)。在這里選擇的5V模擬電源供電。雙端差分輸入時(shí)，通道CH0和CHCH1和CHCH2和CHCH3和CH7組合成差分輸入。 ADS8344的主要工作特點(diǎn)ADS8344控制寄存器是一個(gè)８位只寫寄存器，數(shù)據(jù)從DIN引腳輸入，當(dāng)微機(jī)讀取完上次轉(zhuǎn)換結(jié)果時(shí)，下一個(gè)轉(zhuǎn)換通道控制字節(jié)就寫到了DIN引腳，需要８個(gè)DCLK時(shí)鐘才能將完整控制信息寫到控制寄存器。s最高。一個(gè)完整的控制字節(jié)需要8個(gè)DCLK時(shí)鐘。VREF：參考電源輸入端。COM：模擬輸入的參考地，單端輸入通道的零地位點(diǎn)，直接接地或接地電位參考點(diǎn)。 ADS8344芯片的介紹 該ADS8344系列是一個(gè)具有同步串行接口的8通道、16位采樣，模擬至數(shù)字轉(zhuǎn)換器。由于系統(tǒng)的實(shí)際對(duì)象往往都是一些模擬量要使計(jì)算機(jī)或數(shù)字儀表能識(shí)別。在整個(gè)采集系統(tǒng)中，A/D是采集通道的核心，也是影響數(shù)據(jù)采集系統(tǒng)速率和精度的主要因素。該系統(tǒng)充分利用了FPGA的可編程性，靈活配置前端的采樣控制以及數(shù)據(jù)的傳輸從而能很好的達(dá)到采樣控制，F(xiàn)PGA可以作為系統(tǒng)的核心控制芯片，控制整個(gè)采集系統(tǒng)的工作，同時(shí)FPGA的工作頻率可以達(dá)到百兆，并且內(nèi)部含有豐富的可編程邏輯單元，因而該系統(tǒng)可以滿足多路數(shù)據(jù)采集。 采樣是將模擬量變換為離散量，一般包括采樣與保持兩個(gè)步驟，量化是將離散量變換成數(shù)字量，一般包括量化與編碼兩個(gè)步驟。數(shù)字部分主要是根據(jù)不同的需要按照不同的采樣策略來對(duì)AD轉(zhuǎn)換器進(jìn)行控制，實(shí)現(xiàn)對(duì)模擬信號(hào)的采樣和量化。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。2001年之后，F(xiàn)PGA從150nm、130nm躍進(jìn)到90nm，在2006年，65nm工藝又在第一時(shí)間被引入。ASIC皆有保密性，由ASIC構(gòu)成的數(shù)字系統(tǒng)體積小、功耗低、成本低。高性能數(shù)據(jù)采集系統(tǒng)的發(fā)展趨勢主要表現(xiàn)在以下幾個(gè)方面：（1）數(shù)據(jù)采集片上系統(tǒng)，它集數(shù)據(jù)采集、處理、運(yùn)算、分析等為一身的數(shù)據(jù)采集芯片應(yīng)運(yùn)而生。進(jìn)入20世紀(jì)70年代，隨著計(jì)算機(jī)的普及應(yīng)用，數(shù)據(jù)采集系統(tǒng)得到了極大的發(fā)展，開始出現(xiàn)了通用數(shù)據(jù)采集與自動(dòng)測試系統(tǒng)。本課題就是為了在一些微體積、低功耗的測試系統(tǒng)中實(shí)現(xiàn)高速數(shù)據(jù)采集的功能的同時(shí)而不增加系統(tǒng)的體積和功耗的情況下應(yīng)運(yùn)而生的，即用FPGA實(shí)現(xiàn)數(shù)據(jù)采集和數(shù)據(jù)實(shí)時(shí)壓縮的功能。in this system,an analogtodigital converting board which is based on ADS8344 is designed to generate digital signals,then the signals will be transferred to the control unit which is based on FPGA,so that the signals will be pressed and cached in time,at last,the pressed dates will be for further process.By designing and debugging carefully,the analogtodigital converting board cansupply reliable dates in high frequency。論文在研究FPGA的基礎(chǔ)上，建立了一個(gè)基于FPGA的多路數(shù)據(jù)采集系統(tǒng)。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 III基于FPGA的多路數(shù)據(jù)采集器設(shè)計(jì)摘要：隨著計(jì)算機(jī)技術(shù)的突飛猛進(jìn)以及移動(dòng)通訊技術(shù)在日常生活中的不斷深入，數(shù)據(jù)采集不斷地向多路、高速、智能化的方向發(fā)展。在本文一開始介紹了FPGA的相關(guān)基礎(chǔ)知識(shí)和FPGA的軟件開發(fā)平臺(tái)，下文中FPGA的設(shè)計(jì)開發(fā)都是建立在這些基礎(chǔ)之上的。the control unit of the system not only canpress and cache the dates in time but also can work in high frequency,also,this unitcan control the sample of the AD9446 by the system discussed in thispaper is multichannel、highspeed and stable so that it can meet the requirement of the electronic measurement instrument.Key words: dataacquisition， FPGA， ADS8344目 錄第1章 緒論 1 研究目的及意義 1 國內(nèi)外發(fā)展趨勢及研究現(xiàn)狀 2第2章 多路數(shù)據(jù)采集器系統(tǒng)的架構(gòu) 1. 數(shù)據(jù)采集器系統(tǒng)概述 1 數(shù)據(jù)采集的基本流程 2第3章 數(shù)據(jù)采集系統(tǒng)的硬件設(shè)計(jì) 4 數(shù)據(jù)采集器的芯片工作原理 4 ADS8344芯片的介紹 4 ADS8344的內(nèi)部結(jié)構(gòu) 6 ADS8344的工作時(shí)序 6 ADS8344的主要工作特點(diǎn) 7 A/D芯片周邊部分電路 8 FPGA芯片的基本工作原理與基本架構(gòu) 9 FPGA芯片的基本架構(gòu) 11 FPGA芯片的I/O口 13 FPGA的時(shí)鐘源及鎖相環(huán)接口電路 14 FPGA的配置電路 15第4章 數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計(jì) 17 FPGA芯片的Verilog HDL程序設(shè)計(jì) 17 數(shù)據(jù)采集系統(tǒng)軟件設(shè)計(jì)方案 18 控制模塊的FPGA實(shí)現(xiàn) 19 FPGA的編程 21 PC機(jī)編程 24結(jié)論 25致謝 26參考文獻(xiàn) 27西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文第1章 緒 論 研究目的及意義隨著社會(huì)的發(fā)展和科學(xué)技術(shù)的進(jìn)步，信號(hào)處理技術(shù)已經(jīng)越來越廣泛的應(yīng)用于人類活動(dòng)的各個(gè)領(lǐng)域。本課題主要研究數(shù)據(jù)采集和數(shù)據(jù)壓縮兩大方向，這兩大方向的主要功能都是通過FPGA來實(shí)現(xiàn)。該階段的數(shù)據(jù)采集系統(tǒng)主要由兩類：一類由儀器儀表和采集器、通用接口總線和計(jì)算機(jī)構(gòu)成。（2）采用新型信息處理方法，近幾年的數(shù)據(jù)融合技術(shù)、模糊信息處理技術(shù)和神經(jīng)網(wǎng)絡(luò)技術(shù)等，在數(shù)據(jù)采集和現(xiàn)代測試系統(tǒng)中得到了廣泛的應(yīng)用。隨著工藝和技術(shù)的進(jìn)步，極大地縮短了ASIC的研制周期，有效地降低了ASIC的設(shè)計(jì)成本。采用65nm工藝技術(shù)，使FPGA產(chǎn)品的性能再次獲得了飛躍，成本和功耗也大幅降低。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。同時(shí)數(shù)字部分的電路還要將所采集的數(shù)據(jù)進(jìn)行處理、存儲(chǔ)和向上位機(jī)傳輸，以便進(jìn)行更進(jìn)一步的數(shù)據(jù)分析。采樣與量化是A／D轉(zhuǎn)換的基本過程。 數(shù)據(jù)采集的基本流程數(shù)據(jù)采集在工業(yè)測試系統(tǒng)中試一個(gè)很重要的環(huán)節(jié)，其中精確性和可靠性是至關(guān)重要的。數(shù)據(jù)采集系統(tǒng)各器件之間的時(shí)序要求是很嚴(yán)格的，以保證系統(tǒng)精度。處理這些信號(hào)，必須首先將這些模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)；而經(jīng)計(jì)算機(jī)分析。它的典型功耗為10mW，最高工作頻率為100kHz，該參考電壓可變化為500mV和VCC之間，提供了相應(yīng)的輸入電壓范圍為0V至VREF。SHDN：掉電控制位，當(dāng)為低時(shí)，芯片切換到低功耗掉電模式。BUSY：模數(shù)轉(zhuǎn)換狀態(tài)輸出引腳。寫完控制字節(jié)的同時(shí)，模/數(shù)轉(zhuǎn)換結(jié)束，模/數(shù)轉(zhuǎn)換狀態(tài)輸出引腳BUSY產(chǎn)生一下降沿，數(shù)據(jù)輸出有效，F(xiàn)PGA開始接收由DOUT輸出的轉(zhuǎn)換結(jié)果。另外在轉(zhuǎn)換，CS 仍應(yīng)低達(dá)到最佳的噪性能?？刂萍拇嫫鞲魑还δ苷f明如表1所示：MSB LSBS A2 A1 A0 預(yù)留 SGL/DIF PD1 PD0 表1S：控制字節(jié)開始位，為高時(shí)才表示輸入字節(jié)有效。當(dāng)芯片進(jìn)入保持階段時(shí)，＋I(xiàn)N和－IN差分輸入信號(hào)送到內(nèi)部電容器陣列上。電路圖如圖6所示：圖6 A/D芯片及周邊電路基準(zhǔn)電壓源是模擬集成電路中極為重要的組成部分，它可以為串聯(lián)型穩(wěn)壓電路、A/D和D/A轉(zhuǎn)換器提供基準(zhǔn)電壓源，也是大多數(shù)傳感器的穩(wěn)壓供電電源或激勵(lì)源。 FPGA的工作原理可