【正文】 10V。當(dāng) 8 引 腳 (控制邏輯 )為高電平時，為采樣狀態(tài)。 CD4051 模擬通道選通 的真值表如表 所示 。 CD4051 提供了 16 引線多層陶瓷雙列直插（ D）、熔封陶瓷雙列直插（ J）、塑料雙列直插（ P）和陶瓷片狀載體（ C） 4 種封裝形式。所以其理論放大 至少 20 倍，通過調(diào)節(jié)R1 更改放大倍數(shù)，調(diào)節(jié) R8 實現(xiàn)調(diào)零。 結(jié)構(gòu) 如下圖 所示 。 測量通道 測量通道的 選擇 由于傳 感器輸出的信號是模擬量（數(shù)字式的除外），而且很多時候不能直接 采集，還需要進(jìn)行適當(dāng)?shù)男盘栒{(diào)理即調(diào)理電路、采樣與保持、 A/D 轉(zhuǎn)換器等測量通道，若采用分時輸入還需要模擬多路切換器。 主要技術(shù)指標(biāo) ： 量程 0～ 1(2， 3， 4， 5， 10， 100， 200)m ； 零位輸出 V0≤177。 密封等級 ： IP65。 量程： 0～ 1～ 150（ Mpa）。而半導(dǎo)體繼承了金屬電阻應(yīng)變片性能穩(wěn)定、精度較高等優(yōu)點 ，并且在靈敏系數(shù)方內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計說明書（畢業(yè)論文） 17 面大大改善了。計數(shù)器 1 和溫度寄存器被預(yù)置在 55℃所對應(yīng)的一個基數(shù)值，計數(shù)器 1 對低度系數(shù)晶振產(chǎn)生的脈沖信號進(jìn)行減法計算。若 TTH 或 TTL，則將該器件內(nèi)的警告標(biāo)志位置位，并對主機(jī)發(fā)出告警搜索命令作出響應(yīng)。 常見 的封裝有 3 腳、 6 腳和 8 腳三種方式，拿 3 腳舉例說明： DQ 為數(shù)字信號輸入 /輸出端； GND 為電源地： UDD 為外接供電電源輸入端（在寄生電源接線方式時接地）。上述指標(biāo)若用滿量程 的百分比表示，則稱為分辨率。對于同一大小的輸入信號，傳感器的正反行程輸出信號大小不相等，這個差值稱為遲滯差值。 靈敏度： 通常在傳感器的線性范圍內(nèi)，希望傳感器的靈敏度越高越好。 (2） 在考慮 上述 這些問題后，就能確定選用何種類型的傳感器，然后在考慮傳感器的具體性能指標(biāo)。 薄膜傳感器則是通過沉積在介質(zhì)襯底 (基板 )上的，相應(yīng)敏感材料的薄膜形成的。被測信號量的微小變化都將轉(zhuǎn)換成電信號。宏單元是器件的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能；可編程連線負(fù)責(zé)信號傳遞，連接所有的宏單元； I/O 控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等 。由于基于 LUT 的 FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。 DLL ( Delay Locked Loop )， DSP 和 CPU 等。 簡化的 FPGA 基本由 6 部分組成 :可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單 元和內(nèi)嵌專用硬核。盡管， FPGA 的引腳眾多功能強(qiáng)大，完全可以支持多通道同步采集，為了節(jié)約硬件資源，模擬信號 的傳輸轉(zhuǎn)換 通道 由通用型 采樣保持器 LF398 和高效率的 A/D 轉(zhuǎn)換器 TLC5510 組成 。 F P G A多路模擬開關(guān)調(diào) 理電 路顯示串口通信上位機(jī)緩 存時 鐘 電 路鍵 盤數(shù) 字 型 傳感 器傳 感 器調(diào) 理電 路傳 感 器......采 樣保 持A / D轉(zhuǎn) 換 圖 系統(tǒng)結(jié)構(gòu)框圖 在 圖 中，系統(tǒng)的核心部件是 控制器 （ FPGA）、時鐘電路； 重要部件是測量通道，包括傳感器及其調(diào)理電路、模擬多路開關(guān)、采樣保持、 A/D 轉(zhuǎn)換模塊， LCD 液晶顯內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計說明書（畢業(yè)論文） 8 示和上位機(jī)通信模塊；基礎(chǔ)部件是電源供給電路。 理論上，只要采樣頻率大于兩倍的截止頻率，采樣信號都能被重構(gòu)。信息是具體的，并且可以被人（動物、機(jī)器等）所感知、提取、識別，可以被傳遞、存儲、變換、處理、顯示、檢索和利用。 傳輸總線接口的選擇 傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)傳輸接口在低速時常采用標(biāo)準(zhǔn)串行口或并行口，高速時 一般采用 PCI 總線接口。單片機(jī)的時鐘頻率較低，各種功能都要靠軟件的運行 來實現(xiàn)，軟件運行時間在整個采樣時間中占很大的比例，效率低，難以適應(yīng)高速數(shù)據(jù)采集系統(tǒng)的要求。第 4 章 ，先對 對系統(tǒng) 軟件 開發(fā) 平臺 和編程語言 進(jìn)行了介紹， 后 面 詳細(xì)介紹了程序設(shè)計思想和設(shè)計流程 ，且配備了仿真結(jié)果 。本設(shè)計所用的 FPGA 采用外部時鐘源來提供系統(tǒng)工作時鐘， 晶振的時鐘 頻率為 4MHz， 在軟件編程的基礎(chǔ)上， 對外部時鐘進(jìn)行分頻產(chǎn)生不同的時鐘信號，來分別控制各外部器件協(xié)調(diào)工作 。 國內(nèi)外學(xué)者在 利 用 FPGA 實現(xiàn)信號處理算法方面做了大量的工作 ， 并取得了良好的效益。 這在算法方面同樣具有巨大的優(yōu)勢。在高性能數(shù)據(jù)采集系統(tǒng)中 ,通常采用單片機(jī)或 DSP（數(shù)字信號處理器）作為 控制器 ， 控制 A/D（模數(shù)轉(zhuǎn)換器）、 存儲器和其他外圍電路的工作。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計說明書（畢業(yè)論文） 2 FPGA 內(nèi)部程序并行運行，有處理更復(fù)雜功能的能力。據(jù) IC Insights 的數(shù)據(jù)顯示，可編程邏輯器件市場從 1999 年的 29 億美元增長到 2021 的 56 億美元，幾乎翻了一番。 關(guān)鍵詞： 多路 信號 采集； FPGA； A/D 轉(zhuǎn)換； VHDL 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計說明書（畢業(yè)論文） II The Design of Mutichannel Signal Collector based on FPGA Abstract Signal acquisition is the hub between the signal and the controller, The quality of the signal collected and the speed will seriously affect the quality , there are various signal in nature, plex environment, and demanding control of the signal varies, All makes signal acquisition has been the technical difficulties. This paper attempts to design a multi、 FPGAbased signal acquisition device. With traditional data acquisition system to a microcontroller or DSP as a controller, FPGA has high integration, the strong ability to achieve logic,fast and good design flexibility and so on. Especially in the parallel signal processing advantages than the DSP. In signal processing, often require multiple signal acquisition and realtime processing, this is also the goal of this article First, this paper introduces the latest data acquisition technology, then make the device more traditional design of the overall system. In terms of hardware, introduced the principle and performance of the structure of sensor, measuring channel, FPGA chip. Data processing design for the software platform QuartusⅡ ,Use of VHDL as a programming language and topdown functions in the software simulation program requirements on the results obtained, digital channels in the actual circuit which has been verified. Key words: multichannel signal acquisition； FPGA； A/D converter； VHDL 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計說明書（畢業(yè)論文） III 目 錄 摘 要 ........................................................................................................................................... I Abstract.......................................................................................................................................II 目 錄 ........................................................................................................................................ III 第 1 章 引言 .............................................................................................................................. 1 系統(tǒng)設(shè)計背景 ............................................................................................................ 1 研究目的和意義 ............................................................................................ 1 國內(nèi)外研究現(xiàn)狀 ............................................................................................ 2 系統(tǒng)工作原理 ............................................................................................................ 3 課題任務(wù) .................................................................................................................... 3 論文安排 .................................................................................................................... 4 第 2 章 多路信號采集器的總體設(shè)計 ...................................................................................... 5 系統(tǒng)總體方案 ............................................................................................................ 5 系統(tǒng)分析 ........................................................................................................ 5 理論知識 ........................................................................................................ 6 系統(tǒng)結(jié)構(gòu)框圖 ............................................................................................................ 7 第 3 章 硬件設(shè)計 ..................................................................