【正文】 d a b c da b c d a b c d復(fù)幀同步信號(hào)備用比特C H 1C H 16C H 2C H 17… ……a b c d a b c dC H 15C H 30F1F2F 15幀同步信號(hào) 1 A11 1 1 1 1保留給國(guó)內(nèi)通信用幀同步時(shí)隙話路時(shí)隙話路時(shí)隙信令時(shí)隙C H 30(C H 16 ~C H 29 )(C H 1 ~ C H 15 )32 路時(shí)隙， 25 6 bi t ,1 25 ? s16 幀， 2. 0 m s復(fù)幀結(jié)構(gòu)幀結(jié)構(gòu)偶幀T S 0奇幀T S 0488 ns ? s 10 示。 編碼規(guī)則 表 1 段落碼 表 2 段內(nèi)碼 段落序號(hào) 段落碼 段落范圍 量化間隔 段內(nèi)碼 量化間隔 段內(nèi)碼 8 111 20484096 15 1111 7 0111 7 110 10242048 14 1110 6 0110 6 101 5121024 13 1101 5 0101 5 100 256512 12 1100 4 0100 4 011 128256 11 1011 3 0011 3 010 64128 10 1010 2 0010 2 001 3264 9 1001 1 0001 1 000 032 8 1000 0 0000 流程圖如下 11 圖 PCM 編碼器流程圖 PCM 譯碼器原理 PCM 譯碼分析 PCM 譯碼是 PCM 編碼的逆過(guò)程。 流程圖如下： 源碼 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 HDB3 碼 +1 0 0 0 +1 1 0 0 0 1 +1 1 +1 0 0 1 +1 0 0 1 +1 H+ 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 H 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 15 一次群時(shí)分復(fù)接器原理 復(fù)接器的 功能是將 30 路 PCM 信號(hào)與幀同步和勤務(wù)信號(hào)綜合成一路 ，并包括生成時(shí)隙地址信號(hào)。外同步法是一種利用輔助信息同步的方法，需要在信號(hào)中另外加入包含碼元定時(shí)信息的導(dǎo)頻或數(shù)據(jù)序列。 end PCMencode。139。D(10)amp。139。D(9)amp。139。D(8)amp。139。D(7)amp。039。D(6)amp。039。D(5)amp。039。D(4)amp。39。D(2)amp。 use 。 process(clkin) begin if clkin39。01amp。0001amp。000001amp。0000000amp。 end behavior。 dataouthl:out std_logic。039。 then首位 0 處理 輸出 dataouthh=39。 county:=not county。 else temp(0):=datain。 dataouthl=39。039。039。039。 end if。 仿真圖： HDB3 譯碼器程序與仿真圖 輸入為兩路雙極性 ，占空比為 50%的 的去取樣時(shí)鐘 輸出為一路單極性 ，占空比為 50%的 的去取樣時(shí)鐘 library ieee。 architecture behavior of hdbdecode is signal hh,hl:std_logic_vector(4 downto 0)。 elsif (temphh=10010 or temphh=10011) then temphh:=0000amp。 begin if clkin39。 end if。 24 仿真圖： 一次群復(fù)接器程序與仿真圖 時(shí)分復(fù)接器 輸入一個(gè) 8 位數(shù)據(jù)總線 (即 30 路 PCM 話音并行數(shù)據(jù)共用總線 ), 輸入一個(gè)一次群串行位同步時(shí)鐘 輸出一個(gè)一次群串行合路數(shù)據(jù)流 ；一個(gè)一次群串行位同步時(shí)鐘 信號(hào) 一個(gè) 5 位時(shí)隙地址總線信號(hào) (即 30 路 PCM 話音并行地址總線 ) （其說(shuō)明當(dāng)前輸入的數(shù)據(jù)總線上是哪個(gè)時(shí)隙數(shù)據(jù)） 此程序要特別注意器件的選擇，該程序選擇 cyclone 系列 EP1C6Q240C8 時(shí)得到所期望的結(jié)果 若選用其他器件譬如 Stratix II 系列的器件會(huì)丟失第一路信息 library ieee。輸出時(shí)鐘 end fujieqi。139。定義一個(gè)中間變量，用于數(shù)據(jù)的串行輸出 begin if clkin39。 除 F0 幀外，每幀的第 16 時(shí)隙都傳信令信息 else regester:=datain。 clkout=clkin。 輸出 30 位邏輯矢量時(shí)隙脈沖信號(hào)，與 dataout 相與的結(jié)果就是所選擇的一路語(yǔ)音 輸出 clkout,dataout:out std_logic)。event and clkin=39。039。 elsif doublecount=000000110 then 已捕捉到同步碼的同時(shí)驗(yàn)證捕獲 if regester=10011011 then if syncount=10 then catch=39。 else catch 為 1，同步態(tài)時(shí)，同步保持比較 if doublecount=000000110 and regester/=10011011 then 表示同步時(shí)驗(yàn)證不是同步碼 if lostcount=10 then catch=39。 28 end process P2。139。end if。else A4=39。 if singlecount=00101111and singlecount=00110110then A6=39。039。139。end if。else A12=39。 if singlecount=01101111and singlecount=01110110then A14=39。039。139。end if。else A21=39。 if singlecount=10110111and singlecount=10111110then A23=39。039。139。end if。else A29=39。 if singlecount=11110111and singlecount=11111110then A31=39。 clkout=clkin。 Date_In :in std_logic。)then Temp_SampleA=39。 Temp_SampleC=Date_in。event and Clk_Est=39。 elsif(Clk_Est39。 library IEEE。 Phase_Error :in std_logic_vector(1 downto 0)。) then Value_Lever = M/21。 end if。139。 reduce_signal = 39。139。 end process。 Clk_Est :buffer std_logic。 elsif(Clk39。) then 34 Count_Control = Count_Control + 2。039。 end rtl。 Clk_estimate :out std_logic。 ponent loop_filter generic(M:integer)。 ponent digital_co port(Reset :in std_logic。 signal insert_signal :std_logic。 仿真圖： 37 6 通信系統(tǒng)課程設(shè)計(jì)心得體會(huì) 在學(xué)習(xí)了通信原理專(zhuān)業(yè)課后，對(duì)于通信系統(tǒng)課程設(shè)計(jì)，我們進(jìn)行了兩周左右的準(zhǔn)備與調(diào)試，中間暴露了很多問(wèn)題， 當(dāng)然 也有很多挑戰(zhàn) ，經(jīng)過(guò)小組的共同努力 和老師的耐心指導(dǎo)下 完成了本小組選題 。最終再基于 最終 模型進(jìn)行了編程與上機(jī)調(diào)試。 39 附錄： 參考資料： [1]樊昌信，曹麗娜 .通信原理 (第 6版 )[M].北京：國(guó)防工業(yè)出版社， 2020. [2]王興權(quán) .Quartus II 的 FPGA設(shè)計(jì)手冊(cè) .桂林電子科技大學(xué)計(jì)算機(jī)與控制學(xué)院 , 2020 . [3]褚振勇等 . FPGA 設(shè)計(jì)與應(yīng)用 [M].西安：西安電子科技大學(xué)出版社， 2020. 。然后基于資料做了一個(gè)基本模型，關(guān)于這個(gè)基本模型又進(jìn)行了一次討論，大家對(duì)每個(gè)模塊發(fā)表自己的建議與修改提議，再由模塊負(fù)責(zé)人進(jìn)行改進(jìn)、提高。 data_out=date_in。 signal clk_est :std_logic。 Phase_Error :in std_logic_vector(1 downto 0) )。 Phase_Error :out std_logic_vector(1 downto 0) )。 Clk :in std_logic。 end if。039。 elsif(Reduce_Signal = 39。039。 entity digital_co is port(Reset :in std_logic。 end if。139。) then insert_signal = 39。 elsif(Clk39。 when 11 = Value_Lever = Value_Lever + 1。 begin process(Reset,Clk_Est) begin if(Reset = 39。 Clk :in std_logic。 end process。039。039。039。 begin process(Reset,Clk_Est) begin if(Reset=39。 entity phase_pare is port(Reset :in std_logic。 end if。039。 if singlecount=11100111and singlecount=11101110then A29=39。else A27=39。end if。139。039。 if singlecount=10100111and singlecount=10101110then A21=39。else A19=39。end if。139。039。 if singlecount=01011111and singlecount=01100110then A12=39。else A10=39。end if。139。039。 if singlecount=00011111and singlecount=00100110then A4=39。else A2=39。 then dataout=datain。 end if。 驗(yàn)證不是同步碼時(shí)轉(zhuǎn)為重新捕獲狀態(tài) end if。doublecount=000000111。 P2:process(clkin)同步碼捕捉，同步保持比較 begin if clkin39。同步碼捕捉狀態(tài)標(biāo)志 0 表捕捉態(tài)， 1 表示同步態(tài) signal syncount,lostcount:std_logic_vector(1 downto 0):=00。 entity fenjieqi is port(datain,clkin:in std_logic。接著發(fā)其他位 end if。