【正文】 39 附錄： 參考資料： [1]樊昌信，曹麗娜 .通信原理 (第 6版 )[M].北京：國防工業(yè)出版社， 2020. [2]王興權(quán) .Quartus II 的 FPGA設(shè)計(jì)手冊 .桂林電子科技大學(xué)計(jì)算機(jī)與控制學(xué)院 , 2020 . [3]褚振勇等 . FPGA 設(shè)計(jì)與應(yīng)用 [M].西安：西安電子科技大學(xué)出版社， 2020. 。 對于這次課程設(shè)計(jì)收獲頗豐，很實(shí)在的鍛煉了自己的各項(xiàng)能力，是對未來進(jìn)入通信行業(yè)的一次鋪墊。 我們也在 小組分工合作中體會(huì)到了分工合作、協(xié)調(diào)共進(jìn)的重要性， 38 一個(gè)大的系統(tǒng)工程涉及到方方面面，需要很多人的通力合作才能取得最后的整體成功。最終再基于 最終 模型進(jìn)行了編程與上機(jī)調(diào)試。然后基于資料做了一個(gè)基本模型，關(guān)于這個(gè)基本模型又進(jìn)行了一次討論，大家對每個(gè)模塊發(fā)表自己的建議與修改提議，再由模塊負(fù)責(zé)人進(jìn)行改進(jìn)、提高。 在剛開始， 以課程設(shè)計(jì)要求為 基礎(chǔ) ， 我們進(jìn)行了一次討論，完成了方案的總體思路和小組模塊劃分 ，并確定了完成課程設(shè)計(jì)的總體過程。我們嘗試了幾種方法，在具體比較 后 ， 最后挑選了 一個(gè) 最小誤差的 數(shù)字鎖相環(huán)成熟 方案。 仿真圖： 37 6 通信系統(tǒng)課程設(shè)計(jì)心得體會(huì) 在學(xué)習(xí)了通信原理專業(yè)課后，對于通信系統(tǒng)課程設(shè)計(jì)，我們進(jìn)行了兩周左右的準(zhǔn)備與調(diào)試，中間暴露了很多問題， 當(dāng)然 也有很多挑戰(zhàn) ，經(jīng)過小組的共同努力 和老師的耐心指導(dǎo)下 完成了本小組選題 。 data_out=date_in。 u3:digital_co port map(reset=reset, clk=clk, insert_signal=insert_signal, reduce_signal=reduce_signal, clk_est=clk_est )。 begin u1:phase_pare port map(reset=reset, clk_est=clk_est, date_in=date_in, phase_error=phase_error )。 signal insert_signal :std_logic。 signal clk_est :std_logic。 reduce_signal :in std_logic )。 Clk_Est :buffer std_logic。 ponent digital_co port(Reset :in std_logic。 Phase_Error :in std_logic_vector(1 downto 0) )。 insert_signal :out std_logic。 Clk :in std_logic。 ponent loop_filter generic(M:integer)。 Phase_Error :out std_logic_vector(1 downto 0) )。 Clk_Est :in std_logic。 end digital_pll。 Clk_estimate :out std_logic。 Clk :in std_logic。 use 。 頂層設(shè)計(jì)模塊 use 。 end rtl。 end if。) then if(Count_Control = 7) then clk_est =not clk_est。event and CLk = 39。039。039。 end process。 end if。) then 34 Count_Control = Count_Control + 2。 elsif(Reduce_Signal = 39。139。139。 elsif(Clk39。039。 architecture rtl of digital_co is signal Count_Control :integer range 0 to 7。 reduce_signal :in std_logic )。 Clk_Est :buffer std_logic。 entity digital_co is port(Reset :in std_logic。 use 。 library IEEE。 end process。 end if。 reduce_signal = 39。 else insert_signal = 39。139。139。039。 elsif(Clk39。 reduce_signal = 39。) then insert_signal = 39。 process(Reset, Clk) begin if(Reset = 39。 end if。139。 elsif(Clk39。039。 end process。 end if。 when 11 = Value_Lever = Value_Lever + 1。) then if((Value_Lever = 0) or (Value_Lever = M1)) then Value_Lever = M/21。event and Clk_Est=39。) then Value_Lever = M/21。 begin process(Reset,Clk_Est) begin if(Reset = 39。 32 architecture rtl of loop_filter is signal value_lever :integer range 0 to 255。 reduce_signal :out std_logic )。 Phase_Error :in std_logic_vector(1 downto 0)。 Clk :in std_logic。 entity loop_filter is generic(M:integer)。 use 。 library IEEE。 end process。 Phase_Error(1)=Temp_SampleB xor Temp_SampleC。039。 elsif(Clk_Est39。039。 end process。)then Temp_SampleB=Date_in。event and Clk_Est=39。039。039。 end process。 Temp_SampleC=Date_in。039。 elsif(Clk_Est39。 Temp_SampleC=39。)then Temp_SampleA=39。 begin process(Reset,Clk_Est) begin if(Reset=39。 signal Temp_SampleB :std_logic。 end phase_pare。 Date_In :in std_logic。 entity phase_pare is port(Reset :in std_logic。 use 。 仿 真圖： 30 + 位同步程序與仿真圖 library IEEE。 clkout=clkin。 end if。end if。else A31=39。 if singlecount=11110111and singlecount=11111110then A31=39。039。139。end if。else A29=39。 if singlecount=11100111and singlecount=11101110then A29=39。039。139。end if。else A27=39。 if singlecount=11010111and singlecount=11011110then A27=39。039。139。end if。else A25=39。 if singlecount=11000111and singlecount=11001110then A25=39。039。139。end if。else A23=39。 if singlecount=10110111and singlecount=10111110then A23=39。039。139。end if。else A21=39。 if singlecount=10100111and singlecount=10101110then A21=39。039。139。end if。else A19=39。 if singlecount=10010111and singlecount=10011110then A19=39。039。139。end if。else A17=39。 if singlecount=10000111and singlecount=10001110then A17=39。039。139。end if。else A14=39。 if singlecount=01101111and singlecount=01110110then A14=39。039。139。end if。else A12=39。 if singlecount=01011111and singlecount=01100110then A12=39。039。139。end if。else A10=39。 if singlecount=01001111and singlecount=01010110then A10=39。039。139。end if。else A8=39。 if singlecount=00111111and singlecount=01000110then A8=39。039。139。end if。else A6=39。 if singlecount=00101111and singlecount=00110110then A6=39。039。139。end if。else A4=39。 if singlecount=00011111and singlecount=00100110then A4=39。039。139。end if。else A2=39。 if singlecount=00001111and singlecount=00010110then A2=39。039。139。 then dataout=datain。 then if catch=39。event and clkin=39。 28 end process P2。 end if。 end if。 lostcount=00。 else catch 為 1，同步態(tài)時(shí)，同步保持比較 if doublecount=000000110 and regester/=10011011 then 表示同步時(shí)驗(yàn)證不是同步碼 if lostcount=10 then catch=39。 驗(yàn)證不是同步碼時(shí)轉(zhuǎn)為重新捕獲狀態(tài) end if。 end if。syncount=00。 elsif doublecount=000000110 then 已捕捉到同步碼的同時(shí)驗(yàn)證捕獲 if regester=10011011 then if syncount=10 then catch=39。doublecount=000000111。039。 singlecount=doublecount(7 downto 0)+1。039。 P2:process(clkin)同步碼捕捉，同步保持比較 begin if clkin39