【正文】 and CLk = 39。 insert_signal :in std_logic。 end rtl。 end if。039。) then Count_sample = Count_sample+1。 end if。 elsif(Clk_Est39。 insert_signal :out std_logic。 數(shù)字濾波模塊 use 。event and Clk_Est=39。139。 end if。039。 Phase_Error :out std_logic_vector(1 downto 0) )。 end behave。139。039。 if singlecount=11011111and singlecount=11100110then A28=39。else A26=39。end if。139。039。 29 if singlecount=10011111and singlecount=10100110then A20=39。else A18=39。end if。139。039。 if singlecount=01010111and singlecount=01011110then A11=39。else A9=39。end if。139。039。 if singlecount=00010111and singlecount=00011110then A3=39。else A1=39。 P3:process(clkin,singlecount,catch)時鐘上升沿有效，譯碼輸出 begin if clkin39。039。139。 then時鐘下降沿有效驗證是否為同步碼 及驗證落后于暫存剛好半個時鐘周期，敏感信號為時鐘下降沿，即時鐘下降沿到達(dá)一次程序執(zhí)行一次 doublecount=doublecount+1。139。輸出串行數(shù)據(jù)流和輸出時鐘 end fenjieqi。輸出時鐘 end process p2。 不滿足以上條件時傳語音信號 end if。event and clkin=39。 else bitcount:=bitcount+39。 architecture behav of fujieqi is shared variable tscount:std_logic_vector(8 downto 0)。程序所調(diào)用的庫是 IEEE 庫 use 。 hl=temphl。event and clkin=39。datainhh。 signal temp:std_logic。 use 。 end if。 county:=not county。 then未檢測到 0000 處理輸出 dataouthh=39。 else dataouthh=39。039。輸入為 0 時處理 4 位寄存器 count0:=count0+1。 else dataouthh=39。039。 then if datain=39。 clkout:out std_logic)。 仿真圖： HDB3 編碼器程序與仿真圖 HDB3 編碼 輸入 ，占空比為 50%的 的去取樣時鐘 輸出為兩路雙極性 ，占空比為 50%的 的去取樣時鐘 library ieee。C(3 downto 0)amp。C(3 downto 0)amp。C(3 downto 0)amp。C(3 downto 0)amp。event and clkin=39。 entity PCMdecode is port( clkin:in std_logic。D(1)。039。D(3)amp。amp。D(4)amp。amp。D(5)amp。amp。D(6)amp。amp。D(7)amp。amp。D(8)amp。amp。D(9)amp。amp。 architecture behavior of PCMencode is begin process(clkin,D) begin if clkin39。自同步法不需要輔助同步信息， 17 直接從信息碼元中提取出碼元定時信息，這 種方法要求在信息碼元序列中含有碼元定時信息，在此課程設(shè)計中，用數(shù)字鎖相環(huán)法實現(xiàn)碼元的自同步。其中主要包括多路數(shù)據(jù)選擇器，串并轉(zhuǎn)換器，計數(shù)器等。通過對 PCM 編碼的分析，可以進(jìn)行 8 位 PCM 編碼到 13 位 A 率 13 折線的轉(zhuǎn)換，具體轉(zhuǎn)換見下譯碼規(guī)則圖。根據(jù) CCITT 的建議，為改善小信號量化性能，采用壓擴(kuò)非均勻量化，有兩種建議方式，分別為 A 律和 ? 律方式，本設(shè)計采用了 A 律方式。它的基本含義是收、發(fā)兩端機(jī)的時鐘頻率必須同頻、同相，這樣接收端才能正確判斷和接收發(fā)送端送來的每一個碼元。 使用的芯片是EP1C6Q240C8。 數(shù)字通信系統(tǒng)是利用數(shù)字信號來傳輸信息的通信系統(tǒng)，傳輸?shù)膶ο笸ǔＪ嵌獢?shù)字信息，它可能來自計算機(jī)等其他數(shù)字設(shè)備的各種數(shù)字代碼，也可能來自數(shù)字電話終端的脈沖編碼，其包括數(shù)字基帶傳輸和數(shù)字頻帶傳輸。數(shù)字基帶傳輸就是不經(jīng)過調(diào)制而直接傳送的方式，即發(fā)送端不使用調(diào)制器，接收端也不使用解調(diào)器。 VHDL 的全名是 veryhighspeed integrated circuit hardware description language， VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。幀同步是為了保證收、發(fā)各對應(yīng)的話路在時間上保持一致，這樣接收端就能正確接收發(fā)送端送來的每一個 話路信號。 在 13 折線法中，無論輸入信號是正是負(fù)，均按 8 段折線（ 8 個段落）進(jìn)行編碼。其中注意，在譯碼時的 13 位碼是對應(yīng) 段的中間值，既所得的編碼應(yīng)加上對應(yīng)段量化值的一半。 一次群時分分接器原理 分接器的功能是將 32 路合路的 64K/S 的分路信號，同時生成 32 路時隙脈沖。 位同步 原理 圖： 相位比較 PCC 數(shù)字濾波 DLE 受控分頻 DCO Data_In Phase error Insert signal Reduce signal Clk_Est Clk 18 5 通信系統(tǒng)課程設(shè)計各模塊編程與上機(jī)實現(xiàn) PCM 編碼程序與仿真圖 PCM 編碼，符合 ITUT 建議 一個輸入為 13 位邏輯矢量的均勻量化值，一個 8000HZ 占空比為 1/32 的取樣脈沖 輸出為八位邏輯矢量的 A 律 PCM 編碼，和一個 8000HZ 的時鐘 雖然設(shè)計要求輸入輸出 ，個 人覺得用不上，故舍去了 quartus 軟件是以下標(biāo)大的位為高位，所以十三位輸入采用 D(12)為符號位 library ieee。event and clkin=39。39。D(8)amp。39。D(7)amp。39。D(6)amp。39。D(5)amp。39。D(4)amp。39。D(3)amp。39。D(2)amp。amp。 end if。 C:in std_logic_vector(7 downto 0)。139。100000。1000。10。1。 use 。 end hdbnecode。139。 dataouthl=39。039。 if count0=4 then檢測到 0000，處理 4 位寄存器 count0:=0。 county:=not county。039。039。 else dataouthh=39。 end if。 entity hdbdecode is port( clkin:in std_logic。 begin AHH:process(clkin) variable temphh:std_logic_vector(4 downto 0)。 end if。039。 temphl(4 downto 1):=temphl(3 downto 0)。定義了 std_logic， std_logic_vector 類型 use 。時隙計數(shù)器 shared variable bitcount:std_logic_vector(2 downto 0)。139。139。 temp:=regester。 end behav。 architecture behave of fenjieqi is signal regester,singlecount:std_logic_vector(7 downto 0):=00000000。 then時 鐘上升沿有效暫存輸入數(shù)據(jù) regester=regester(6 downto 0)amp。 singlecount=doublecount(7 downto 0)+1。syncount=00。 lostcount=00。event and clkin=39。039。139。end if。else A6=39。 if singlecount=00111111and singlecount=01000110then A8=39。039。139。end if。else A14=39。 if singlecount=10000111and singlecount=10001110then A17=39。039。139。end if。else A23=39。 if singlecount=11000111and singlecount=11001110then A25=39。039。139。end if。else A31=39。 仿 真圖： 30 + 位同步程序與仿真圖 library IEEE。 end phase_pare。 Temp_SampleC=39。 end process。)then Temp_SampleB=Date_in。039。 use 。 reduce_signal :out std_logic )。event and Clk_Est=39。 end process。 end if。 elsif(Clk39。 else insert_signal = 39。 library IEEE。 reduce_signal :in std_logic )。139。 end if。event and CLk = 39。 頂層設(shè)計模塊 use 。 end digital_pll。 Clk :in std_logic。 Clk_Est :buffer std_logic。 begin u1:phase_pare port map(reset=reset, clk_est=clk_est, date_in=date_in, phase_error=phase_error )。我們嘗試了幾種方法，在具體比較 后 ， 最后挑選了 一個 最小誤差的 數(shù)字鎖相環(huán)成熟 方案。 我們也在 小組分工合作中體會到了分工合作、協(xié)調(diào)共進(jìn)的重要性， 38 一個大的系統(tǒng)工程涉及到方方面面，需要很多人的通力合作才能取得最后的整體成功。 對于這次課程設(shè)計收獲頗豐，很實在的鍛煉了自己的各項能力，是對未來進(jìn)入通信行業(yè)的一次鋪墊。 在剛開始， 以課程設(shè)計要求為 基礎(chǔ) ， 我們進(jìn)行了一次討論，完成了方案的總體思路和小組模塊劃分 ，并確定了完成課程設(shè)計的總體過程。 u3:digital_co port map(reset=reset, clk=clk, insert_signal=insert_signal, reduce_signal=reduce_signal, clk_est=clk_est )。 reduce_signal :in std_logic )。 insert_signal :out std_logic。 Clk_Est :in std_logic。 use 。) then if(Count_Control = 7) the