【正文】 數字信號的編碼方式，特別是對于音頻信號。 PCM 的實現主要包括三個步驟完成：抽樣、量化、編碼。根據 CCITT 的建議，為改善小信號量化性能，采用壓擴非均勻量化，有兩種建議方式，分別為 A 律和 ? 律方式，本設計采用了 A 律方式。若用 8 位折疊二進制碼來表示輸入信號的抽樣量化值，其中用第一位表示量化值的極性，其余七位（第二位至第八位）則表示抽樣量化值的絕對大小。其它四位表示段內碼，它的 16 種可能狀態(tài)來分別代表每一段落的 16 個均勻劃分的量化級。段落碼和 8 個段落之間的關系如表 1 所示；段內碼與 16 個量化級之間的關系見表 所 示。通過對 PCM 編碼的分析，可以進行 8 位 PCM 編碼到 13 位 A 率 13 折線的轉換，具體轉換見下譯碼規(guī)則圖。 PCM 譯碼規(guī)則 12 圖 PCM 譯碼規(guī)則 流程圖如下 圖 PCM 譯碼流程圖 13 HDB3 編碼器原理 HDB3 編碼規(guī)則分析 : 1）對輸入為 1 碼元交替翻轉編碼 ,即依次在 H+和 H端口輸出 1 2)對輸入為 0 碼元同時在 H+和 H端口輸出 0 3)當連續(xù)輸入 4 個 0 碼元 ,且與上一個連續(xù) 0 碼元之間 1 碼 元為 奇數個時 ,第四個 0 碼元改為 1 碼元 ,且與之前 1 碼元的最后一 個 1 碼元同極性 ,即 :在同端口輸出 4)當連續(xù)輸入 4 個 0 碼元 ,且與上一個連續(xù) 4 個 0 碼元之間 1 碼 元為偶數個時 ,第一個 0 碼元改為 1 碼元，與之前 1 碼元的最 后一個 1 碼元反極性 ,即 :在不同端口輸出，第四個 0 碼元改為 1 碼元 ,且與之前 1 碼元的最后一個 1 碼元同極性 ,即 :在同端 口輸出 編碼 VHDL 語言設計 1）逐位處理輸入輸出數據 ,即 :每輸入 一比特數據就判斷處理 , 并在 H+和 H端口同時輸出一位比特脈沖 . 2)為了能修改含本時鐘之前 4 個時鐘周期的輸出比特 ,建立一 個 4 位移位寄存器保存輸入數據 temp。 4）檢測當前是否為連續(xù)“ 0000”，記當前零個數 count0； 5）記錄兩個連續(xù)“ 0000”之前連續(xù) 1 的個數記數 count1， (即 奇偶數 )。再將 H+和 H相或輸出。其中主要包括多路數據選擇器，串并轉換器，計數器等。其中主要是幀同步與位同步的捕捉與確定。 1）幀同步是為接收信號而使給定數字信道的接收端與發(fā)送端的相應信道對齊的過程，幀同步碼有集中插入和分散插入兩種插入方法，此課程設計中主要研究集中插入幀同步法，詳細設計可見一次群時分分接。位同步可分為外同步法和自同步法。自同步法不需要輔助同步信息， 17 直接從信息碼元中提取出碼元定時信息，這 種方法要求在信息碼元序列中含有碼元定時信息，在此課程設計中，用數字鎖相環(huán)法實現碼元的自同步。程序調用的庫是 IEEE 庫 use 。輸入時鐘 8000HZ D :in std_logic_vector(12 downto 0)。 clkout:out std_logic )。 architecture behavior of PCMencode is begin process(clkin,D) begin if clkin39。139。139。39。amp。139。39。amp。D(9)amp。D(7)。139。39。amp。139。39。amp。D(8)amp。D(6)。139。39。amp。039。39。amp。D(7)amp。D(5)。139。39。amp。039。39。amp。D(6)amp。D(4)。139。39。amp。139。39。amp。D(5)amp。D(3)。139。39。amp。139。39。amp。D(4)amp。D(2)。139。39。amp。039。39。amp。D(3)amp。D(1)。39。amp。039。39。amp。D(3)amp。D(1)。 end if。 clkout=clkin。 仿真圖： 19 PCM 譯碼程序與仿真圖 PCM 譯碼 輸入 A 律八位 PCM 編碼，占空比為 1/32 的 8000HZ 的去取樣時鐘 輸出為十三位邏輯矢量均勻量化值，占空比為 1/32 的 8000HZ 的去取樣時鐘 library ieee。 entity PCMdecode is port( clkin:in std_logic。 D:out std_logic_vector(12 downto 0)。 end PCMdecode。 begin temp = C( 6 downto 4) 。event and clkin=39。 then case temp is when 111=D=C(7)amp。C(3 downto 0)amp。 when 011=D=C(7)amp。C(3 downto 0)amp。 when 101=D=C(7)amp。C(3 downto 0)amp。 when 001=D=C(7)amp。C(3 downto 0)amp。 when 110=D=C(7)amp。C(3 downto 0)amp。 when 010=D=C(7)amp。C(3 downto 0)amp。 when 100=D=C(7)amp。C(3 downto 0)amp。 when 000=D=C(7)amp。C(3 downto 0)amp。 20 when others=D=null。 end if。 clkout=clkin。 仿真圖： HDB3 編碼器程序與仿真圖 HDB3 編碼 輸入 ，占空比為 50%的 的去取樣時鐘 輸出為兩路雙極性 ，占空比為 50%的 的去取樣時鐘 library ieee。 use 。 entity hdbnecode is port(clkin:in std_logic。 dataouthh:out std_logic。 clkout:out std_logic)。 architecture behavior of hdbnecode is begin process(clkin) variable count0,count1:integer:=0 。 21 variable temp:std_logic_vector(3 downto 0)。event and clkin=39。 then if datain=39。 then輸入為 1 時處理 4 位寄存器 count0:=0。 count1:=count1+1。039。039。039。139。039。 else dataouthh=39。 dataouthl=39。 county:=not county。 end if。輸入為 0 時處理 4 位寄存器 count0:=count0+1。 count1:=(count1 rem 2)。 temp:=0001。039。039。 else count1:=0。 if county then dataouthh=39。 dataouthl=39。 else dataouthh=39。 dataouthl=39。 22 end if。 else if temp(3)=39。 then未檢測到 0000 處理輸出 dataouthh=39。 dataouthl=39。 else if county then dataouthh=39。 dataouthl=39。 county:=not county。039。139。 end if。 end if。 end if。 end process。 end behavior。 use 。 23 datainhh:in std_logic。 dataout:out std_logic。 end hdbdecode。 signal temp:std_logic。 begin if clkin39。039。 if temphh=10001 then temphh:=10000。datainhh。 end if。 temphh(4 downto 1):=temphh(3 downto 0)。 AHL:process(clkin) variable temphl:std_logic_vector(4 downto 0)。event and clkin=39。 then temphl(0):=datainhl。 elsif (temphl=10010 or temphl=10011) then temphl:=0000amp。 end if。 hl=temphl。 end process。 dataout=temp。 end behavior。程序所調用的庫是 IEEE 庫 use 。用到基于 std_logic， std_logic_vector 類型的 無符號的算術運算 entity fujieqi is port (clkin: in std_logic。30 路語音信號輸入 dataout:out std_logic。五位時隙總線信號 clkout:out std_logic)。 architecture behav of fujieqi is shared variable tscount:std_logic_vector(8 downto 0)。位計數器 begin p1:process(clkin)位時鐘和時隙計數 begin if clkin39。139。 25 tscount:=tscount+39。 else bitcount:=bitcount+39。 end if。 end process p1。定義一個內部的寄存器， 用于寄存輸入的八位數據 variable temp:std_logic_vector(7 downto 0)。event and clkin=39。 then ads=tscount(4 downto 0)。 雙幀計數為 0 時傳幀同碼 elsif tscount(5 downto 0)=100000 then regester:=11111111。 復幀計數為 16 時傳復幀同步碼 elsif tscount(4 downto 0)=10000 then regester:=11111111。 不滿足以上條件時傳語音信號 end if。 并串轉換 dataout=temp(7)。右移 dataout=temp(7)。 end if。輸出時鐘 end process p2。 26 仿真圖： 一次群分接器程序與仿真圖 時分分接程序 同步碼捕獲三次后方確認同步完成，若失步三次后重新捕獲 輸入一個一次群串行合路數據流 ，一個一次群串行位同步時鐘 信號 輸出一個一次群串行合路數據流 ，一個 30 位邏