【導(dǎo)讀】通信系統(tǒng)課程設(shè)計(jì)是一門綜合設(shè)計(jì)性實(shí)踐課程。符合實(shí)際需求的通信系統(tǒng)電路設(shè)計(jì)與調(diào)試任務(wù)。本次課程設(shè)計(jì)選題為數(shù)字基帶傳輸系統(tǒng)。話終端的脈沖編碼，其包括數(shù)字基帶傳輸和數(shù)字頻帶傳輸。收端也不使用解調(diào)器。和頻帶傳輸相比，基帶傳輸?shù)膬?yōu)點(diǎn)是：設(shè)備簡(jiǎn)。單，易做成“一機(jī)多速率”，適應(yīng)性強(qiáng)。而對(duì)于時(shí)分多路技術(shù)，其具。有十分優(yōu)越的特點(diǎn)。其便于實(shí)現(xiàn)數(shù)字通信，易于制造，適于采用集成。電路實(shí)現(xiàn)，成本較低，因此在數(shù)字信號(hào)傳輸中得到了廣泛的應(yīng)用。相關(guān)工作奠定較好的“能力”基礎(chǔ)。VHDL程序設(shè)計(jì)、程序調(diào)試等工作。本次課程設(shè)計(jì)使用的軟件是EDA開發(fā)工具平臺(tái)QuartusⅡ，QuartusⅡ是Altera公司提供的可編程邏輯器件的集成開發(fā)軟件，構(gòu)，行為，功能和接口。位同步是最基本的同步，是實(shí)現(xiàn)幀同步的前提。幀同步是為了保證收、發(fā)各對(duì)應(yīng)的話路在時(shí)間上保持一致，這樣接收。端就能正確接收發(fā)送端送來的每一個(gè)話路信號(hào)。一個(gè)一次群串行位同步時(shí)鐘；

　　

【正文】 Temp_SampleB=Date_in。 end if。 end process。 process (Reset,CLK_Est) begin if(Reset=39。039。)then Phase_Error=00。 elsif(Clk_Est39。event and Clk_Est=39。039。)then Phase_Error(0)=Temp_SampleA xor Temp_SampleC。 Phase_Error(1)=Temp_SampleB xor Temp_SampleC。 end if。 end process。 end rtl。 library IEEE。 數(shù)字濾波模塊 use 。 use 。 use 。 entity loop_filter is generic(M:integer)。 port(Reset :in std_logic。 Clk :in std_logic。 Clk_Est :in std_logic。 Phase_Error :in std_logic_vector(1 downto 0)。 insert_signal :out std_logic。 reduce_signal :out std_logic )。 end loop_filter。 32 architecture rtl of loop_filter is signal value_lever :integer range 0 to 255。 signal count_sample :integer range 0 to 7。 begin process(Reset,Clk_Est) begin if(Reset = 39。039。) then Value_Lever = M/21。 elsif(Clk_Est39。event and Clk_Est=39。139。) then if((Value_Lever = 0) or (Value_Lever = M1)) then Value_Lever = M/21。 else case Phase_Error is when 01 = Value_Lever = Value_Lever 1。 when 11 = Value_Lever = Value_Lever + 1。 when others = end case。 end if。 end if。 end process。 process(Reset, Clk) begin if(Reset = 39。039。) then Count_sample = 0。 elsif(Clk39。event and CLk = 39。139。) then Count_sample = Count_sample+1。 end if。 end process。 process(Reset, Clk) begin if(Reset = 39。039。) then insert_signal = 39。039。 reduce_signal = 39。039。 elsif(Clk39。event and CLk = 39。039。) then 33 if(Count_sample=0)then if(value_lever=0)then reduce_signal = 39。139。 elsif(value_lever=M1)then insert_signal = 39。139。 end if。 else insert_signal = 39。039。 reduce_signal = 39。039。 end if。 end if。 end process。 end rtl。 library IEEE。 可控分頻模塊 use 。 use 。 use 。 entity digital_co is port(Reset :in std_logic。 Clk :in std_logic。 Clk_Est :buffer std_logic。 insert_signal :in std_logic。 reduce_signal :in std_logic )。 end digital_co。 architecture rtl of digital_co is signal Count_Control :integer range 0 to 7。 begin process(Reset, Clk) begin if(Reset = 39。039。) then Count_Control = 0。 elsif(Clk39。event and CLk = 39。139。) then if(Insert_Signal = 39。139。) then Count_Control = Count_Control。 elsif(Reduce_Signal = 39。139。) then 34 Count_Control = Count_Control + 2。 else Count_Control = Count_Control + 1。 end if。 end if。 end process。 process(Reset, Clk) begin if(Reset = 39。039。) then clk_est = 39。039。 elsif(Clk39。event and CLk = 39。039。) then if(Count_Control = 7) then clk_est =not clk_est。 end if。 end if。 end process。 end rtl。 library IEEE。 頂層設(shè)計(jì)模塊 use 。 use 。 use 。 entity digital_pll is port(Reset :in std_logic。 Clk :in std_logic。 Date_In :in std_logic。 Clk_estimate :out std_logic。 data_out :out std_logic )。 end digital_pll。 architecture rtl of digital_pll is ponent phase_pare port(Reset :in std_logic。 Clk_Est :in std_logic。 Date_In :in std_logic。 Phase_Error :out std_logic_vector(1 downto 0) )。 35 end ponent。 ponent loop_filter generic(M:integer)。 port(Reset :in std_logic。 Clk :in std_logic。 Clk_Est :in std_logic。 insert_signal :out std_logic。 reduce_signal :out std_logic。 Phase_Error :in std_logic_vector(1 downto 0) )。 end ponent。 ponent digital_co port(Reset :in std_logic。 Clk :in std_logic。 Clk_Est :buffer std_logic。 insert_signal :in std_logic。 reduce_signal :in std_logic )。 end ponent。 signal clk_est :std_logic。 signal phase_error :std_logic_vector(1 downto 0)。 signal insert_signal :std_logic。 signal reduce_signal :std_logic。 begin u1:phase_pare port map(reset=reset, clk_est=clk_est, date_in=date_in, phase_error=phase_error )。 u2:loop_filter generic map(256) port map(reset=reset, clk=clk, clk_est=clk_est, phase_error=phase_error, 36 insert_signal=insert_signal, reduce_signal=reduce_signal )。 u3:digital_co port map(reset=reset, clk=clk, insert_signal=insert_signal, reduce_signal=reduce_signal, clk_est=clk_est )。 clk_estimate=clk_est。 data_out=date_in。 end rtl。 仿真圖： 37 6 通信系統(tǒng)課程設(shè)計(jì)心得體會(huì) 在學(xué)習(xí)了通信原理專業(yè)課后，對(duì)于通信系統(tǒng)課程設(shè)計(jì)，我們進(jìn)行了兩周左右的準(zhǔn)備與調(diào)試，中間暴露了很多問題， 當(dāng)然 也有很多挑戰(zhàn) ，經(jīng)過小組的共同努力 和老師的耐心指導(dǎo)下 完成了本小組選題 。作為對(duì)于 通信原理 專業(yè)必修課的一種檢驗(yàn)，我們發(fā)現(xiàn)自己對(duì)于知識(shí)的掌握和理解還不夠，尤其是涉及到實(shí)際運(yùn)用當(dāng)中的具體問題，比如同步過程的建立，尤其是位同步的建模與設(shè)計(jì)、上機(jī)調(diào)試。我們嘗試了幾種方法，在具體比較 后 ， 最后挑選了 一個(gè) 最小誤差的 數(shù)字鎖相環(huán)成熟 方案。還有在使用軟件的過程中暴露出來的問題，軟件的使用、調(diào)試，尤其是 各個(gè)模塊合成時(shí)的同步。 在剛開始， 以課程設(shè)計(jì)要求為 基礎(chǔ) ， 我們進(jìn)行了一次討論，完成了方案的總體思路和小組模塊劃分 ，并確定了完成課程設(shè)計(jì)的總體過程。首先 是收集資料，比如圖書館里關(guān)于 FPGA通信系統(tǒng)建模方面的書籍，網(wǎng)上關(guān)于 數(shù)字基帶傳輸系統(tǒng)的資料。然后基于資料做了一個(gè)基本模型，關(guān)于這個(gè)基本模型又進(jìn)行了一次討論，大家對(duì)每個(gè)模塊發(fā)表自己的建議與修改提議，再由模塊負(fù)責(zé)人進(jìn)行改進(jìn)、提高。經(jīng)過一段時(shí)間的修改，終于由基本模型 過渡 到了最終模型。最終再基于 最終 模型進(jìn)行了編程與上機(jī)調(diào)試。 本次通信系統(tǒng)課程設(shè)計(jì)，加深了我們對(duì)于本專業(yè) 的 認(rèn)識(shí)，尤其對(duì)通信原理的理解得到了很深的提高 ，更為以后的實(shí)際運(yùn)用得到了鍛煉 。 我們也在 小組分工合作中體會(huì)到了分工合作、協(xié)調(diào)共進(jìn)的重要性， 38 一個(gè)大的系統(tǒng)工程涉及到方方面面，需要很多人的通力合作才能取得最后的整體成功。 比如我們一直關(guān)心的同步問題。 對(duì)于這次課程設(shè)計(jì)收獲頗豐，很實(shí)在的鍛煉了自己的各項(xiàng)能力，是對(duì)未來進(jìn)入通信行業(yè)的一次鋪墊。 希望能夠在此基礎(chǔ)上還能提高與進(jìn)步。 39 附錄： 參考資料： [1]樊昌信，曹麗娜 .通信原理 (第 6版 )[M].北京：國(guó)防工業(yè)出版社， 2020. [2]王興權(quán) .Quartus II 的 FPGA設(shè)計(jì)手冊(cè) .桂林電子科技大學(xué)計(jì)算機(jī)與控制學(xué)院 , 2020 . [3]褚振勇等 . FPGA 設(shè)計(jì)與應(yīng)用 [M].西安：西安電子科技大學(xué)出版社， 2020.