【正文】 endcase。d16: serial_ad_cs_d = 0。d14, 539。d12, 539。d10, 539。d8, 539。d6, //539。 default: SERIAL_A/D_IO = 0。d15, 539。d13, 539。d11, 539。d9, 539。 endcase// 產(chǎn)生TLC5498位串行A/D所需的控制信號I/O,此信號要比復(fù)用時(shí)鐘信號早! always (*) case( t_q ) //539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。d14, 539。d12, 539。d10, 539。d8, 539。d7: bit_mux_d = syn_code[0]。d6: bit_mux_d = syn_code[1]。d5: bit_mux_d = syn_code[2]。d4: bit_mux_d = syn_code[3]。d3: bit_mux_d = syn_code[4]。d2: bit_mux_d = syn_code[5]。d1: bit_mux_d = syn_code[6]。d0: bit_mux_d = syn_code[7]。d15為8個(gè)串行數(shù)據(jù)的復(fù)用 always (*) if ( !EN ) bit_mux_d = bit_mux_q。// 復(fù)用過程, 539。 else t_d = t_q + 139。// assign BIT_OUT = bit_mux_q。// 形成幀同步碼 assign syn_code = 839。 reg[7:0] ad_disp_reg_d。 reg bit_mux_d, bit_mux_q, serial_ad_cs_d, ad_disp_en_d。 EN = en_d。 counter_q = counter_d。 end else begin CLK_DIV_50P = clk_div_50p_d。 EN_SCAN = 0。 counter_q = 0。 else clk_div_50p_d = 1。d6 || counter_q = 339。 st_reg2 = st_reg1。 st_reg2 = 0。 ~st_reg2。 end always (*) counter1_d = counter1_q + 1。d1。 en_d = 1。// 計(jì)數(shù)器控制輸出端EN always (*) if ( counter_q == `mbit39。 reg[15:0] counter1_d, counter1_q。endmodule分頻模塊// 計(jì)數(shù)器位數(shù)`define mbit 3// 這是t+1分頻計(jì)數(shù)器`define t 7module freq_div(// CLK_DIV_50P輸出占空比為50%的方波 input GCLK_IN, input RESET_N, output reg CLK_DIV_50P, output reg EN, output reg EN_SCAN)。 syn4mux u2 (.GCLK_IN(GCLK_IN), .RESET_N(RESET_N), .EN(en), .CLK_DIV_50P(clk_div_50p),.FST_DATA_IN(FST_DATA_IN), .SEC_DATA_IN(SEC_DATA_IN), .THI_DATA_IN(THI_DATA_IN), .SERIAL_A/D_CS(SERIAL_A/D_CS), .SERIAL_A/D_IO(SERIAL_A/D_IO), .A/D_DISP_EN(ad_disp_en), .A/D_DISP_REG(ad_disp_reg), .BIT_OUT(BIT_OUT) )。 wire[7:0] ad_disp_reg。s Guide to FPGAs (Edn Series for Design Engineers)[M]．USA：Elsevier，2004：1~351．[10] Jayaram Bhasker．A Verilog HDL Primer, Second Edition[M]．USA：Star Galaxy，2000：1~205．附 錄附錄包括FPGA設(shè)計(jì)的Verilog HDL代碼。另外，感謝EDA實(shí)驗(yàn)室的鄧德迎老師給與我的幫助。趙中華老師憑著牢固的理論基礎(chǔ)和豐富的實(shí)踐經(jīng)驗(yàn)使我受益匪淺，學(xué)到不少知識?？梢栽诎l(fā)收兩端做FSK調(diào)制與解調(diào)模塊、射頻功放、天線，使之成為無線通信系統(tǒng)，另外考慮信源編碼，信道編碼及信道均衡等，使系統(tǒng)工作在高效而穩(wěn)定的平臺之上。我從硬件的角度出發(fā)，采用同步設(shè)計(jì)，每一段代碼描述寄存器之間的一個(gè)功能，從而能順利完成編程工作。本設(shè)計(jì)的編程工作也是考驗(yàn)我運(yùn)用Verilog HDL的一個(gè)過程。在原理圖與PCB之間，我利用CONPOMNET LINK指令進(jìn)行維護(hù)，保持兩圖的統(tǒng)一。我學(xué)會(huì)了用清晰明了、便捷高效的方法設(shè)計(jì)原理圖，學(xué)會(huì)了手工制作原理圖庫。通過使用軟件仿真、綜合技術(shù)，我對Quartus II的設(shè)計(jì)平臺操作更加熟練，對其中的優(yōu)化方案和系統(tǒng)配置都有了新的認(rèn)識。表51 抽象層次描述表6 結(jié)論本設(shè)計(jì)利用同步復(fù)接原理，用FPGA實(shí)現(xiàn)數(shù)字復(fù)接，將四路低速數(shù)據(jù)流合為一路高速數(shù)據(jù)流。Verilog HDL采用自頂向下的設(shè)計(jì)方法，主要包括三個(gè)領(lǐng)域和五個(gè)抽象層次，如表51。1995年，IEEE制定了Verilog HDL的標(biāo)準(zhǔn)，即Verilog HDL 13641995。1989年，Cadence公司收購了GDA公司，Verilog成為Cadence公司的私有財(cái)產(chǎn)。1986年，他又提出了用于快速門級仿真的XL算法。Phil Moorby后來成為VerilogXL的設(shè)計(jì)者和Cadence公司的第一個(gè)合伙人。QuartusII支持多種仿真方法，如波形輸入方式、Testbench方式?？梢栽谡麄€(gè)流程中只使用這些界面中的一個(gè)，也可以在設(shè)計(jì)流程的不同階段使用不同的選項(xiàng)。Quartus II軟件擁有 FPGA 和 CPLD 設(shè)計(jì)的所有階段的解決方案。II 設(shè)計(jì)軟件提供完整的多平臺設(shè)計(jì)環(huán)境，它可以輕易滿足特定設(shè)計(jì)的需要。Altera174。綜上，系統(tǒng)板運(yùn)行良好，實(shí)際結(jié)果與仿真結(jié)果相吻合，功能和時(shí)序都正確實(shí)現(xiàn)了。將D/A輸出端接數(shù)字萬用表電壓檔，觀察電壓值。這個(gè)差值是由步長值舍入造成的，不可避免，但影響不大。在發(fā)端，調(diào)整電位器，同時(shí)觀察數(shù)碼管上的顯示數(shù)字。這說明，系統(tǒng)發(fā)端正確地將數(shù)據(jù)復(fù)用成幀并發(fā)送數(shù)碼，系統(tǒng)接收端數(shù)字鎖相模塊運(yùn)行良好，完成了位同步；解復(fù)用模塊識別出幀同步并對三路數(shù)據(jù)正確的解復(fù)用。從整體上觀察整個(gè)系統(tǒng)的運(yùn)行情況。首先將配置文件燒錄到配置芯片中去，再將帶有配置芯片的小板插入到系統(tǒng)板的配置端口，這樣就可以脫機(jī)運(yùn)行了。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可?！　〖与姇r(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)?！　PGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。　　可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。(3)FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，PLD一般只能做到512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。這樣PLD就可以實(shí)現(xiàn)更復(fù)雜邏輯。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)），只需要一個(gè)宏單元就可以完成?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。 圖3電路中D觸發(fā)器的實(shí)現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器來實(shí)現(xiàn)。圖中每一個(gè)叉表示相連（可編程熔絲導(dǎo)通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O腳。兩者一起完成組合邏輯。左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局時(shí)鐘，清零和輸出使能信號，這幾個(gè)信號有專用連線與PLD中每個(gè)宏單元相連，信號到每個(gè)宏單元的延時(shí)相同并且延時(shí)左側(cè)是乘積項(xiàng)陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。可編程連線負(fù)責(zé)信號傳遞，連接所有的宏單元。 宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。而FPGA的一個(gè)LUT只能處理4輸入的組合邏輯，因此，PLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。（9）借助EDIF 200和EDIF 300網(wǎng)表、參數(shù)模型庫（LPM）、Verilog和VHDL，MAX+PLUSII能與Cadence、Exempler Logic、Mentor Graphics、OrCAD 、Synopsy、Synplicity、VeriBest和Viewlogic等公司提供得其它多種EDA工具接口。同一種封裝中的各種FLEX 10K 器件的引腳相兼容。（6）具有快速建立時(shí)間和時(shí)鐘到輸出延時(shí)的外部寄存器（7）多中封裝方式可任意選擇（5）增強(qiáng)功能的I/0引腳（4）靈活的內(nèi)部連接通過外部EPROM、集成控制器或JTAG接口實(shí)現(xiàn)在電路可重建（ICR）.、。內(nèi)帶JTAG邊界掃描測試電路。FLEX 10K和FLEX 10KA器件遵守權(quán)PCI總線規(guī)定。低功耗（）。在FLEX ，在FLEX 。支持多電壓（Multive）I/O接口。高達(dá)40960位內(nèi)部RAM(每個(gè)EAB有2048位)，所有這些都可在不減小邏輯能力的情況下使用。10000－250000個(gè)可用門。具有實(shí)現(xiàn)普通功能的邏輯陣列。具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列（例如實(shí)現(xiàn)高效存貯器和特殊的邏輯功能）。FLEX 10K器件系列的優(yōu)勢如下：（1）它是工業(yè)界的第一種嵌入式可編程邏輯器件系列，提供了在單個(gè)器件中的系統(tǒng)中的系統(tǒng)集成。由于重新配置時(shí)間不超過320ms，因此，系統(tǒng)工作過程可以實(shí)時(shí)改變配置。配置數(shù)據(jù)也能從系統(tǒng)RAM或通過Altera的BitBlaster下載電纜裝進(jìn)來。系統(tǒng)加電時(shí)，通過存貯在一個(gè)Altera串行配置EPROM器件中的數(shù)據(jù)或由系統(tǒng)控制器提供的數(shù)據(jù)對FLEX 10K器件進(jìn)行配置。③采用三種不同的配置方式對 ALTERA 公司的 10K10 芯片進(jìn)行配置，如：使用 JTAG 接口通過EDA 軟件下載到 10K10 器件中；使用 PS MODE 接口通過EDA軟件下載到10K10器件中，確保掉電又重新上電后使10K10 正常運(yùn)行，本系統(tǒng)板提供 ALTERA 公司 EPC1441 或 EPC1P8 二種器件對 10K系列器件作上電后自動(dòng)加載配置。使用有源和無源形成震蕩電路各有優(yōu)缺點(diǎn)：有源晶振容易起振，接上電源和地就可以使用，但是體積一般較小。一般稱呼上還是有講究的： 有源的那種應(yīng)該稱為“晶振”，一般有4個(gè)管腳。 （1）特點(diǎn): 具有7000—31000個(gè)可用門、6144位RAM、720個(gè)觸發(fā)器和最大I/O數(shù)150 在線可重配置 可預(yù)測在線時(shí)間延遲的布線結(jié)構(gòu) 實(shí)現(xiàn)加法器和計(jì)數(shù)器的專用進(jìn)位通道 MAX+PLUS軟件支持自動(dòng)布線和布局 84到562個(gè)引腳的各種封裝（2）常用型號：EPF10K10,EPF10K20,EPF10K30,EPF10K40,EPF10K50,EPF1