數(shù)字通信系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)(參考版)
2025-02-24 08:48本頁(yè)面
【正文】 總之，在今 后的學(xué)習(xí)中，必須注重理論學(xué)習(xí)的同時(shí)還要注重把理論應(yīng)用于實(shí)踐，多動(dòng)手，加深對(duì)知識(shí)的理解，還有就是多學(xué)習(xí)一些應(yīng)用軟件，提高自己處理問(wèn)題的能力。 通過(guò)這次課程設(shè)計(jì)，讓我對(duì)通信系統(tǒng)的仿真有了一定的了解，掌握了一定設(shè)計(jì)方法與思路，并利用以學(xué)的理論知識(shí)應(yīng)用于實(shí)際，提高了分析解決問(wèn)題的能力。通過(guò)這次的學(xué)習(xí)，加深了對(duì) 2ASK 信號(hào)的調(diào)制與解調(diào)的理解以及對(duì) EDA 技術(shù)在通信原理上的應(yīng)用了解，鞏固了課堂上學(xué)習(xí)的知識(shí)。有上圖 可知解調(diào)信號(hào)落后 ASK 信號(hào) yin 接近 10 個(gè)周期，解調(diào)信號(hào)基本上把調(diào)制信號(hào)解調(diào)出來(lái)了，但是 因?yàn)樵诔闃优袥Q時(shí)存在一些問(wèn)題，所以 在一些地方 解調(diào) 還存在有一些誤差 （在第 5個(gè)基帶信號(hào)解調(diào)是誤差最大），同時(shí)解調(diào)信號(hào)延后了大約 6 個(gè)時(shí)鐘周期 。 end behav。 計(jì) xx 信號(hào)的脈沖個(gè)數(shù) end if。139。 elsif xx39。139。039。 process(xx,q) 此進(jìn)程完成 ASK 解調(diào) begin if q=11 then m=0。 end if。 else q=q+1。 then q=0。 if start=39。139。 begin process(clk2) begin 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 12 if clk239。 signal xx:std_logic。 基帶信號(hào) end ASK2。 同步信號(hào) yin :in std_logic。 entity ASK2 is port(clk2 :in std_logic。 use 。 CLK 2strartyin分頻器 q寄存器 xx計(jì)數(shù)器 m 判決 基帶信號(hào) 基于 VHDL 的 ASK 解調(diào)系統(tǒng)的仿真分析 1. 新建 ASK 解調(diào) VHDL 文件及其代碼如下： library ieee。 2）解調(diào)器的建模設(shè)計(jì) 解調(diào)器包括分頻、計(jì)數(shù)器、寄存器、和判決器。 建模思想： 1） 考慮輸入信號(hào) 根據(jù) ASK 信號(hào)的相干解調(diào)原理，解調(diào)器的輸入信號(hào)應(yīng)包括收端的同步載波、 ASK 信號(hào)，因次，本設(shè)計(jì)解調(diào)器也因采用數(shù)字載波。由此可見(jiàn)，此調(diào)制結(jié)果與設(shè)計(jì)預(yù)期相符，達(dá)到了 ASK 的調(diào)制目的。將基帶信號(hào)如入，為方便觀察輸入信號(hào)設(shè)置為： 1010100110；同時(shí)設(shè)置仿真結(jié)束時(shí)間設(shè)置為如圖： 系統(tǒng)時(shí)鐘周期設(shè)置如圖 所示（即 clk=1Mhz） ： 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 10 6 將如入波形設(shè)置好后，對(duì)波形文件進(jìn)行仿真，仿真結(jié)果 及其部分仿真圖形 如圖： 7. 調(diào)制仿真分析 本次 ASK 調(diào)制，采用的是時(shí)鐘頻率 1Mhz 即時(shí)鐘周期為 1us，經(jīng)過(guò)四分頻后 f的頻率為 250Khz，周期變?yōu)闀r(shí)鐘的四分之一作為調(diào)制系統(tǒng)的載波信號(hào)，輸入的基帶信號(hào) x 與分頻信號(hào) f 相乘后便得到調(diào)制輸出信號(hào) y。 2. 生成 ASK 調(diào)制功能模塊如圖： 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 9 如圖所示， ASK 調(diào)制模塊由三個(gè)輸入引腳和一個(gè)輸出引腳，其中 clk 為輸入時(shí)鐘信號(hào)， start 為調(diào)制控制信號(hào)（當(dāng) start 為高電平‘ 1’時(shí)，系統(tǒng)開(kāi)始調(diào)制）， x為基帶信號(hào)， y 為調(diào)制輸出信號(hào)。 y=x and f。 end if。q=q+1。 else f=39。039。q=q+1。 elsif q=1 then f=39。039。139。 begin process(clk) begin if clk39。 architecture behav of ASK is signal q:integer range 0 to 3。 y :out std_logic)。 start :in std_logic。 use 。 use 。 時(shí)鐘信號(hào)控制信號(hào)基帶信號(hào)四分頻 載波信號(hào)與門(mén) 調(diào)制信號(hào) ASK調(diào)制系統(tǒng)設(shè)計(jì)模型 此調(diào)制系統(tǒng)采用系統(tǒng)時(shí)鐘經(jīng)過(guò)四分頻后作為調(diào)制信號(hào)載波，然后再與基帶信號(hào)經(jīng)過(guò)一個(gè)與門(mén) （作用相當(dāng)于以基帶信號(hào)乘以載波），再經(jīng)過(guò)系統(tǒng)輸出得到調(diào)制信號(hào)。 2） 采用鍵控法調(diào)制 數(shù)字基帶信號(hào)作為鍵控信號(hào)控制與門(mén)來(lái)完成 ASK 調(diào)制。 ASK 調(diào)制系統(tǒng)的的具體設(shè)計(jì) ASK 調(diào)制建模原理 ASK 調(diào)制方框圖如圖所示， ASK 調(diào)制電路 中沒(méi)有包含模擬電路的部分，輸出信號(hào)為數(shù)字信號(hào)。 Block文件：對(duì)由 VHDL生成的邏輯功能模塊添加相應(yīng)的輸入輸出 管腳。 本次設(shè)計(jì)主要會(huì)用到 quatus中的三個(gè)文件，分別是 VHDL文件、 Block文件和 Vector Waveform文件。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 VHDL的英文全寫(xiě)是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language。它在 80年代的后期出現(xiàn)。有專家認(rèn)為，在
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