數(shù)字通信系統(tǒng)的設(shè)計與實現(xiàn)-閱讀頁
2025-03-12 08:48本頁面
【正文】 8 減少高頻成分，輸出信號接近模擬載波調(diào)制。 基于 VHDL 的 ASK調(diào)制系統(tǒng)的仿真分析 1. 新建 ASK 調(diào)制 VHDL 文件 及其代碼如下： library ieee。 use 。 entity ASK is port(clk :in std_logic。 x :in std_logic。 end ASK。 signal f:std_logic。event and clk=39。 then if start=39。 then q=0。139。 elsif q=3 then f=39。q=0。039。 end if。 end process。 end behav。 3. 連接芯片的輸入和輸出管腳，連接好后如圖： 4. 對生成的原理圖進(jìn)行編譯檢查后結(jié)果如圖： 5. 建立 ASK 調(diào)制功能仿真模模塊并將輸入輸出 NODE 加入文件。 由仿真結(jié)果圖可知，當(dāng) x輸入信號為‘ 1’時，調(diào)制輸出 y 為 f 的五個周期；當(dāng)想輸入信號為 ‘ 0’時，調(diào)制輸出 y 的輸出為 0。 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 11 解調(diào)建模原理 ASK 解調(diào)方框圖如圖 所示， ASK 調(diào)制電路中沒有包含模擬電路的部分，輸出信號為數(shù)字信號。此次模型設(shè)計采用外時鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時鐘信號與發(fā)端時鐘同步且 ASK 信號位數(shù)字系信號。分頻器的功能是對時鐘信號進(jìn)行分頻 得到與發(fā)送端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時鐘的上升沿到老是把數(shù)字 ASK 信號送人寄存器 xx；計數(shù)器的功能是利用分頻器輸出的載波信號作為計數(shù)器的時鐘信號，在其上升沿 到來時，對寄存器的 ASK 載波個數(shù)進(jìn)行計數(shù)，當(dāng)計數(shù)值 m3 時，輸出‘ 1’，否則輸出‘ 0’；判決器功能是：以數(shù)字載波作為判決時鐘，對計數(shù)器輸出信號進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號。 use 。 use 。 系統(tǒng)時鐘 start :in std_logic。 調(diào)制信號 xout :out std_logic)。 architecture behav of ASK2 is signal q:integer range 0 to 11。 signal m:integer range 0 to 3。event and clk2=39。 then xx=yin。039。 elsif q=11 then q=0。 end if。 end process。 m 計數(shù)器清零 elsif q=9 then if m=1 then xout=39。 if 語句通過對 m 大小，來判決 y 輸出的電平 else xout=39。 end if。event and xx=39。then m=m+1。 end process。 2. 生成 ASK 解調(diào)功能模塊如圖： 3． 對生成的 ASK 解調(diào)模塊原件接入相應(yīng)的輸入 /輸出管腳，結(jié)果如圖： 4. 建立波形仿真文件，設(shè)置輸入信號波形以及設(shè)置結(jié)束時間為 200us， clk 時鐘周期為 1us，仿真結(jié)果如圖： 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 13 5. 解調(diào)仿真分析 本模塊中的輸入信號 yin 即為調(diào)制模塊中的 ASK 信號 y，用內(nèi)部信號 xx 對輸入信號采集與寄存。 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 14 第四章 總結(jié) 本次課程設(shè)計主要是基于 quartus 軟件平臺并利用 VHDL 語言編程實現(xiàn)對 2ASK 信號的調(diào)制解調(diào)。 本次設(shè) 計采用的時鐘周期為 1us即時鐘頻率 1Mhz，調(diào)制的仿真結(jié)果與預(yù)期相同，但在解調(diào)時解調(diào)信號與基帶信號存在了一些誤差，這是應(yīng)為抽樣判決不夠準(zhǔn)確，還需要改進(jìn)。但是在此次設(shè)計還是遇到了許多問題發(fā)現(xiàn)很多的不足，例如，再解調(diào)模塊的設(shè)計中，在確定判決門限時，總是設(shè)計不好，仿真出來總是有誤差，不能達(dá)到完美的效果；還有由于自己的不夠仔細(xì)、大意，經(jīng)常在不該出問題的地方出錯。 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 15 參考文獻(xiàn) [1] 段吉海 .基于 CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計 .北京 ： 電子工業(yè) 出版社， 2021 [2] 黃葆華 .通信原理 （第二版） .西安 ： 西安電子科技大學(xué)出版社 ， 2021； [3] 黃繼業(yè) .EDA技術(shù)實用教程 —— VHDL版 （第四版） .北京： 科學(xué) 出版社， 2021 [4] 江國強(qiáng) .EDA技術(shù)與應(yīng)用 .北京：電子工業(yè) 出版社， 2021 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 16 設(shè)計報告成績 （按照優(yōu)、良、中、及格、不及格評定） 指導(dǎo)教師評語 ：
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