【正文】 4)中的 nI(t)是均值為零的低通型高斯噪聲，它的方差與 ni(t)的方差相同，即2 0 2ASK 0 s2n n B n f? ??。但實(shí)際通信是有噪聲的，噪聲會(huì)使判決產(chǎn)生錯(cuò)誤。完成解調(diào)任務(wù)的部件稱為解調(diào)器。 ( a ) 調(diào)制信號(hào)( b ) 已調(diào)信號(hào)s ( t )s ASK ( t )1 0 1 1 0 0 1tt 圖 21 二進(jìn)制振幅調(diào)制波形 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 3 產(chǎn)生已調(diào)信號(hào) S2ASK(t)的部件稱為 2ASK 調(diào)制器。在實(shí)際的通信中，很多信道不能 直接傳送基帶信號(hào)，必須用基帶信號(hào)對(duì)載波波形的某些參量進(jìn)行控制，使載波的某些參量隨基帶信號(hào)的變化而變化，即正弦載波調(diào)制。和數(shù)字基帶傳輸系統(tǒng)相對(duì)應(yīng)，這個(gè)系統(tǒng)又稱為數(shù)字頻帶傳輸系統(tǒng)。 11 第四章 總結(jié) 7 基于 VHDL 的 ASK 調(diào)制系統(tǒng)的仿真分析 4 2ASK 信號(hào)的相干解調(diào) 2 2ASK 信號(hào)的產(chǎn)生 1 選題的目的和意義 此次設(shè)計(jì)進(jìn)一步學(xué)習(xí)了 quartusⅡ軟件的使用，并且把 VHDL語言 與數(shù)字通信系統(tǒng)的知識(shí)聯(lián)系起來 設(shè)計(jì)了 2ASK調(diào)制與解調(diào) ，為之后通信系統(tǒng)的學(xué)習(xí)奠定一定的基礎(chǔ)。 關(guān)鍵詞： 2ASK； quartusⅡ； 仿真 Ⅱ 目錄 第 1 章 緒論 1 引言 發(fā)送端的調(diào)制器完成數(shù)字基帶信號(hào)頻譜的搬移，接收端解調(diào)器完成已調(diào)信號(hào)頻譜的反搬移。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮越來越重要的作用。圖 22 是用相乘器實(shí)現(xiàn)的 2ASK 調(diào)制器框圖及2ASK信 號(hào)產(chǎn)生過程的波形示意圖。 2ASK信號(hào)的解調(diào)有兩種方法，即相干解調(diào)和包絡(luò)解調(diào)。下面對(duì)噪聲引起的誤碼率進(jìn)行數(shù)學(xué)分析。 a+nI(t)是均值為 a 的低通型高斯噪聲，所以， nI(t)和 a+nI(t)的取樣值都是高斯隨機(jī)變量，方差都為 ，均值分別為 0 和 a。有專家認(rèn)為，在新的世紀(jì)中， VHDL與 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) ASIC。 Block文件：對(duì)由 VHDL生成的邏輯功能模塊添加相應(yīng)的輸入輸出 管腳。 use 。 architecture behav of ASK is signal q:integer range 0 to 3。 elsif q=1 then f=39。q=q+1。將基帶信號(hào)如入，為方便觀察輸入信號(hào)設(shè)置為： 1010100110；同時(shí)設(shè)置仿真結(jié)束時(shí)間設(shè)置為如圖： 系統(tǒng)時(shí)鐘周期設(shè)置如圖 所示（即 clk=1Mhz） ： 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 10 6 將如入波形設(shè)置好后，對(duì)波形文件進(jìn)行仿真，仿真結(jié)果 及其部分仿真圖形 如圖： 7. 調(diào)制仿真分析 本次 ASK 調(diào)制，采用的是時(shí)鐘頻率 1Mhz 即時(shí)鐘周期為 1us，經(jīng)過四分頻后 f的頻率為 250Khz，周期變?yōu)闀r(shí)鐘的四分之一作為調(diào)制系統(tǒng)的載波信號(hào)，輸入的基帶信號(hào) x 與分頻信號(hào) f 相乘后便得到調(diào)制輸出信號(hào) y。 CLK 2strartyin分頻器 q寄存器 xx計(jì)數(shù)器 m 判決 基帶信號(hào) 基于 VHDL 的 ASK 解調(diào)系統(tǒng)的仿真分析 1. 新建 ASK 解調(diào) VHDL 文件及其代碼如下： library ieee。 基帶信號(hào) end ASK2。 if start=39。 process(xx,q) 此進(jìn)程完成 ASK 解調(diào) begin if q=11 then m=0。139。通過這次的學(xué)習(xí)，加深了對(duì) 2ASK 信號(hào)的調(diào)制與解調(diào)的理解以及對(duì) EDA 技術(shù)在通信原理上的應(yīng)用了解，鞏固了課堂上學(xué)習(xí)的知識(shí)。 通過這次課程設(shè)計(jì)，讓我對(duì)通信系統(tǒng)的仿真有了一定的了解，掌握了一定設(shè)計(jì)方法與思路，并利用以學(xué)的理論知識(shí)應(yīng)用于實(shí)際，提高了分析解決問題的能力。 計(jì) xx 信號(hào)的脈沖個(gè)數(shù) end if。039。 then q=0。 signal xx:std_logic。 use 。由此可見，此調(diào)制結(jié)果與設(shè)計(jì)預(yù)期相符，達(dá)到了 ASK 的調(diào)制目的。 end if。q=q+1。 begin process(clk) begin if clk39。 use 。 ASK 調(diào)制系統(tǒng)的的具體設(shè)計(jì) ASK 調(diào)制建模原理 ASK 調(diào)制方框圖如圖所示， ASK 調(diào)制電路 中沒有包含模擬電路的部分，輸出信號(hào)為數(shù)字信號(hào)。除了含有許多具有硬件特征的語句外， VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。它在 80年代的后期出現(xiàn)。 f ( x )f 0 ( x ) f 1 ( x )V T0P ( 0 / 1 )P ( 1 / 0 )x 26 取樣值概率密度函數(shù)示意圖 誤碼率計(jì)算公式為 Pe=P(0)P(1/0)+P(1)P(0/1) (25) 式中， P(0)、 P(1)分別為發(fā) “ 0” 碼和發(fā) “ 1” 碼的概率； P(1/0)是發(fā) “ 0” 碼時(shí)誤判為 “ 1” 碼的概率； P(0/1) 是發(fā) “ 1” 碼時(shí)誤判為 “ 0” 碼的概率。下面分兩種情況