【正文】 以用來控制高位是否計(jì)數(shù)，從而達(dá)到了 60 進(jìn)制的計(jì)數(shù)效果。 ? 反饋復(fù)位法 該法也是用譯碼電路（門電路）來檢測計(jì)數(shù)器的狀態(tài)，當(dāng)計(jì)數(shù)器達(dá)到被檢測的狀態(tài)時(shí)，譯碼電路輸出低電平或高電平，把該信號(hào)反饋到計(jì)數(shù)器的清零端（復(fù)位端），使清零端出現(xiàn)有效電平。 3) 學(xué)習(xí)時(shí)序邏輯電路的設(shè)計(jì)及測試方法。 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 引腳的接法： 圖 九、 總結(jié)分析 1） 掌握了任意進(jìn)制計(jì)數(shù)器的構(gòu)成方法。注意 S S0 地址在集成塊中由 2 個(gè) 4 選 1 共用，高位為 S1，低位為 S0， S1S0=01時(shí)， Y=B， S1S0=10 時(shí)， Y=C。輸出接發(fā)光二極管，輸入接開關(guān)。畫 出實(shí)驗(yàn)電路圖，并簡述實(shí)現(xiàn)原理。 。 amp。 3）實(shí)驗(yàn)電路如圖 所示，在 X 端加入 KHZ 級(jí)的數(shù)字信號(hào)，邏輯開關(guān) AB 為 00、 0 11 四種組合下，用示波器觀察輸入輸出波形，解釋 AB 對(duì)信號(hào)的控制作用。 全減器 真值表見表 所示 : 三、 實(shí)驗(yàn)器材 1) 數(shù)字邏輯實(shí)驗(yàn)箱 2) 雙蹤示波器 3) 集成電路： 7400、 740 743 7486 四、 實(shí)驗(yàn)步驟 1) 在實(shí)驗(yàn)箱上插入相應(yīng)的門電路，并把輸入端接實(shí)驗(yàn)箱的邏輯開關(guān)，輸出端接發(fā)光二極管，接 好電源正負(fù)極，即可進(jìn)行邏輯特性驗(yàn)證實(shí)驗(yàn)。 amp。 ： 電子科技大學(xué)計(jì)算機(jī)學(xué)院實(shí)驗(yàn)中心 ： X Ai Bi Ci1 Si Ci 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 ： 六、 總結(jié)分析 1. 本次實(shí)驗(yàn)通過驗(yàn)證部分已學(xué)邏輯電路學(xué)習(xí)了解了基本 74 系列 TTL 門的各引腳功能，熟悉了邏輯門的 用法。 3) 學(xué)習(xí)全加器或全減器的設(shè)計(jì)方法； 三、 實(shí)驗(yàn)內(nèi)容 1) 用 7486 和 7400 搭出全加器或全減器電路，畫出其電路圖，并按照其真值表輸入不同的邏輯電平信號(hào)，觀察輸出結(jié)果和進(jìn)位 /借位電平，記錄下來。全加器真值表及輸出邏輯表達(dá)式參見教材 P52。其中， A~D 為數(shù)據(jù)輸入端， Y 為輸出端， S S0 稱為地址輸入端。 Y與 P1 P2 P3的函數(shù)表達(dá)式，將 表達(dá)式改為只使用或、非、與或三種邏輯運(yùn)算關(guān)系的形式，根據(jù)邏輯關(guān)系選擇邏輯門鏈接電路，驗(yàn)證電路。用 74161 的時(shí)候要明確用何種清零方法。（見教材 P140） 2） 74161 性能特點(diǎn) ? 可以直接清零（不需 CP 脈沖配合），又稱強(qiáng)迫置零 ? 數(shù)據(jù)可以并行預(yù)置，但需 CP 上升沿配合 ? 可進(jìn)行二進(jìn)制同步計(jì)數(shù) ? 具有進(jìn)位輸出信號(hào)，可以串接計(jì)數(shù)使用 ? 內(nèi)部采用 JK 觸發(fā)器單元計(jì)數(shù) ? 當(dāng)進(jìn)位輸出 Q3Q2Q1Q0=1111 時(shí)，產(chǎn)生進(jìn)位輸出， CO=1，當(dāng)下一個(gè) CP 上升沿到來之時(shí)，內(nèi)部 4 個(gè)觸發(fā)器均翻轉(zhuǎn)為 0，計(jì)數(shù)器重新開始計(jì)數(shù)。 3) 接入時(shí)鐘脈沖驗(yàn)證電路。當(dāng) CR=“1”且 LD=“0”時(shí)，在 CP信號(hào)上升沿作用后， 74LS161 輸出端 Q Q Q、 的狀態(tài)分別與并 行數(shù)據(jù)輸入端 D3D2， D1， D0 的 狀態(tài)一樣，為同步置數(shù)功能。 三、 實(shí)驗(yàn)內(nèi)容 1） 簡易數(shù)字控制電路 設(shè)計(jì)并組裝一數(shù)字控制電路。研究各使能端的作用。 4） 針對(duì)存在的問題分析產(chǎn)生問題的原因 。 控制電路：控制電路里面要產(chǎn)生計(jì)數(shù)清零信號(hào)和鎖存控制信號(hào)。 。但是此連接的電路過于復(fù)雜和冗余化，有待改進(jìn)此方法。 在閘門控制信號(hào) τ時(shí)間內(nèi)，閘門打開，計(jì)數(shù) 器對(duì) f2 計(jì)數(shù)。 四、 實(shí)驗(yàn)原理 1）實(shí)驗(yàn)項(xiàng)目 1 的結(jié)構(gòu)框圖如圖 所示。計(jì)數(shù)器繼續(xù)計(jì)數(shù)，計(jì)數(shù)到 300（ 10） 時(shí)，顯示燈暗，同時(shí)計(jì)數(shù)器清零。 在實(shí)驗(yàn)過程中曾經(jīng)因?yàn)橛?jì)數(shù)器進(jìn)位和清零的方式出現(xiàn)過錯(cuò)誤，但最終通過修改實(shí)驗(yàn)電路實(shí)現(xiàn)了實(shí)驗(yàn)要求的功能。 帶暫停電路的實(shí)驗(yàn)電路圖如圖 所示： 進(jìn)制的電路圖 1)實(shí)驗(yàn)截圖： 引腳的解法： 2)實(shí)驗(yàn)分析： 該實(shí)驗(yàn)電路中，兩片計(jì)數(shù)器的時(shí)鐘端 CP 均采用相同的時(shí)鐘脈沖，低位計(jì)數(shù)器采用的是反饋預(yù)置數(shù)法，高位計(jì)數(shù)器采用的是反饋復(fù)位法。 利用預(yù)置數(shù)端的異步 /同步預(yù)置功能，將數(shù)據(jù)輸入端所加的預(yù)置數(shù)裝入計(jì)數(shù)器，從而實(shí)現(xiàn)預(yù)定模數(shù)的計(jì)數(shù)。 2) 掌握集成二進(jìn)制同步計(jì)數(shù)器 74161 的邏輯功能。 真值表 ： 表達(dá)式： Y = ( BC + A C + AB) M 實(shí)驗(yàn)截圖 。 Gn 為使能端，低電平有效， Gn=0 時(shí)，數(shù)據(jù)選擇器工作； Gn=1 時(shí)，電路被禁止，輸出 0，輸出狀態(tài)與輸入數(shù)據(jù)無關(guān)。根據(jù)其真值表，化簡其邏輯表達(dá)式，并將其轉(zhuǎn)化成為異或、與非的形式，按照要求搭建電路。 3) 利用 74153選擇器實(shí)現(xiàn)多數(shù)表決器，要求 3個(gè)輸入中有 2 個(gè)和 3個(gè)為 1時(shí)，輸出 Y 為高電平，否則 Y為低電平。 組合邏輯電路圖，對(duì)組合邏輯電路的實(shí)際應(yīng)用有了一個(gè)從臆想