【正文】 的MAX7000，MAX3000系列（EEPROM工藝）,Xilinx的XC9500系列（Flash工藝）和Lattice,Cypress的大部分產(chǎn)品（EEPROM工藝）我們先看一下這種PLD的總體結(jié)構(gòu)（以MAX7000為例，其他型號(hào)的結(jié)構(gòu)與此都非常相似）這種PLD可分為三塊結(jié)構(gòu)：宏單元（Marocell），可編程連線（PIA）和I/O控制塊。蘭色部分是多個(gè)宏單元的集合。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。圖右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯（乘積項(xiàng)陣列）產(chǎn)生的時(shí)鐘和清零。下面我們以一個(gè)簡單的電路為例,具體說明PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖：圖332 組合邏輯的PLD實(shí)現(xiàn)假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我們以!D表示D的“非”)PLD將以下面的方式來實(shí)現(xiàn)組合邏輯f:圖333 PLD實(shí)現(xiàn)組合邏輯A,B,C,D由PLD芯片的管腳輸入后進(jìn)入可編程連線陣列（PIA)，在內(nèi)部會(huì)產(chǎn)生A,A反,B,B反,C,C反,D,D反8個(gè)輸出。這樣組合邏輯就實(shí)現(xiàn)了。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端。這樣PLD就完成了圖3所示電路的功能。但對(duì)于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需要通過并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。這種基于乘積項(xiàng)的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。 所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用FPGA就是一個(gè)很好選擇。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的基本特點(diǎn)主要有：(1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。(2)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。(4)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?！? 目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。4 系統(tǒng)調(diào)試最后的工作就是下載調(diào)試了。首先，將各個(gè)模塊進(jìn)行連接，連接好后開通電源。調(diào)整發(fā)端兩路DIP開關(guān)為“11110000”和“10101010” ，觀察收端LED的顯示完全正確。接下來，需要對(duì)A/D，D/A和顯示模塊作驗(yàn)證。將電位器調(diào)到零電位，數(shù)碼管顯示為“” ；逐步調(diào)高電位，數(shù)碼管數(shù)值逐步增高，增加步長為“” ，將電位器調(diào)到末端，這時(shí)數(shù)碼管顯示模擬電壓的最大值“” 。到此，串行A/D與FPGA的交互過程及FPGA中的顯示模塊也已經(jīng)驗(yàn)證成功，接著測D/A部分。再用萬用表測量發(fā)端模擬電壓輸入端，說明D/A也正常運(yùn)轉(zhuǎn)了。5 QuartusII軟件及Verilog語言簡介 QuartusII軟件簡介本設(shè)計(jì)主要用到的EDA軟件是Altera公司的QuartusII，下面對(duì)它進(jìn)行介紹。 Quartus174。它是可編程片上系統(tǒng) (SOPC) 設(shè)計(jì)的綜合性環(huán)境。有關(guān) Quartus II 設(shè)計(jì)流程的圖示說明，請(qǐng)參見圖51圖51 Quartus II 設(shè)計(jì)流程此外， Quartus II 軟件允許您在設(shè)計(jì)流程的每個(gè)階段使用 Quartus II 圖形用戶界面、EDA 工具界面或命令行界面。設(shè)計(jì)輸入有多種設(shè)計(jì)輸入方法，通過Quartus II的原理圖式圖形設(shè)計(jì)輸入、文本編輯、AHDL, VHDL, Verilog、內(nèi)存編輯、Hex, Mif，或用第三方工具，如EDIF、HDL、VQM，或采用一些別的方法去優(yōu)化和提高輸入的靈活性，如混合設(shè)計(jì)格式，利用LPM和宏功能模塊來加速設(shè)計(jì)輸入。 Verilog語言簡介Verilog HDL是在1983年由Gate Way Design Automation（GDA）公司的Phil Moorby首創(chuàng)的。在1984~1985年之間，他設(shè)計(jì)出第一個(gè)用于Verilog的仿真器VerilogXL。隨著VreilogXL的成功，Verilog語言迅速發(fā)展。1990年，Cadence公司開放了Verilog HDL語言并成立了OVI組織來發(fā)展Verilog語言。Verilog HDL語言既包括高層次設(shè)計(jì)語言的結(jié)構(gòu)形式，同時(shí)兼顧描述硬件線路連接的具體構(gòu)建。Verilog語言是并發(fā)的語言，具有在同一時(shí)刻執(zhí)行多任務(wù)的功能。通過本課題的設(shè)計(jì)與實(shí)現(xiàn)，我掌握了利用自頂向下的設(shè)計(jì)方法、自下向上的設(shè)計(jì)方法以及混合設(shè)計(jì)方法。在設(shè)計(jì)電路板的過程中，我逐漸學(xué)會(huì)使用PROTEL DXP。在布置PCB的過程里，自動(dòng)布局和手動(dòng)布局?jǐn)[放原件，使之既顯得美觀又能符合電器規(guī)格。通過對(duì)系統(tǒng)板測試，驗(yàn)證了設(shè)計(jì)功能并實(shí)現(xiàn)了對(duì)四路數(shù)據(jù)信號(hào)時(shí)分多路同步復(fù)接，達(dá)到256Kbps，從而實(shí)現(xiàn)數(shù)字復(fù)接體系。在編程中，我始終遵循可綜合RTL設(shè)計(jì)的三大原則：Think of Hardware、Think of Synchronous Hardware、Think RTL。如果時(shí)間充裕，此設(shè)計(jì)還可以進(jìn)一步拓展。謝辭感謝EDA實(shí)驗(yàn)室的趙中華老師給與我悉心的指導(dǎo)和幫助。我還要感謝他在課余給與我的其它幫助。參考文獻(xiàn)[1] 段吉海，黃智偉．基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)[M]．北京：電子工業(yè)出版社，2004：109~137．[2] 盧毅，賴杰．VHDL與數(shù)字電路設(shè)計(jì)[M]．北京：科學(xué)出版社，2001：159~386．[3] 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clk_div_50p_d, st_reg1, st_reg2。d`t ) begin counter_d = 0。 end else begin counter_d = counter_q + 139。 en_d = 0。 assign en_scan_d = st_reg1 amp。 always ( posedge GCLK_IN, negedge RESET_N ) if ( !RESET_N ) begin st_reg1 = 0。 end else begin st_reg1 = counter1_q[15]。 end// 輸出占空比為50%的分頻信號(hào),此信號(hào)用于A/D控制信號(hào)SERIAL_A/D_IO always (*) if ( counter_q = 339。d1 ) clk_div_50p_d = 0。 // 描述所有觸發(fā)器 always ( posedge GCLK_IN, negedge RESET_N ) if ( !RESET_N ) begin CLK_DIV_50P = 0。 counter1_q = 0。 EN = 0。 counter1_q = counter1_d。 EN_SCAN = en_scan_d。 endendmodule復(fù)用模塊module syn4mux( input GCLK_IN, input RESET_N, input EN,// EN 通常來自分頻器輸出 input CLK_DIV_50P, input FST_DATA_IN,// 串行A/D信號(hào)輸入 input [7:0] SEC_DATA_IN, input [7:0] THI_DATA_IN, output reg SERIAL_A/D_CS, output reg SERIAL_A/D_IO, output reg A/D_DISP_EN,// A/D_DISP模塊控制信號(hào) output reg[7:0] A/D_DISP_REG, output BIT_OUT )。 reg [4:0] t_d, t_q。 wire [7:0] syn_code。b1111_0010。// 復(fù)用計(jì)數(shù)器計(jì)數(shù)，計(jì)滿自動(dòng)歸零 always (*) if ( !EN ) t_d = t_q。d1。d8~539。 else case ( t_q ) 539。 539。 539。 539。 539。 539。 539。 539。 539。d9, 539。d11, 539。d13, 539。d15: bit_mux_d = FST_DATA_IN。d16: bit_mux_d = SEC_DATA_IN[7]。d17: bit_mux_d = SEC_DATA_IN[6]。d18: bit_mux_d = SEC_DATA_IN[5]。d19: bit_mux_d = SEC_DATA_IN[4]。d20: bit_mux_d = SEC_DATA_IN[3]。d21: bit_mux_d = SEC_DATA_IN[2]。d22: bit_mux_d = SEC_DATA_IN[1]。d23: bit_mux_d = SEC_DATA_IN[0]。d24: bit_mux_d = THI_DATA_IN[7]。d25: bit_mux_d = THI_DATA_IN[6]。d26: bit_mux_d = THI_DATA_IN[5]。d27: bit_mux_d = THI_DATA_IN[4]。d28: bit_mux_d = THI_DATA_IN[3]。d29: bit_mux_d = THI_DATA_IN[2]。d30: bit_mux_d = THI_DATA_IN[1]。d31: bit_mux_d = THI_DATA_IN[0]。d8, 539。d10, 539。d12, 539。d14, 539。d16: SERIAL_A/D_IO = CLK_DIV_50P。 endcase// 產(chǎn)生TLC5498位串行A/D所需的控制信號(hào)CS always (*) case( t_q ) //539。d7, 539。d9, 539。d11, 539。d13, 539。d15, 539。 default: serial_ad_cs_d