【正文】 : Led3 = 8’h92。 4’h7: Led3 = 8’hf8。 4’h9: Led3 = 8’h90。 22 //顯示 0 //顯示 1 //顯示 2 //顯示 3 //顯示 4 //顯示 5 //顯示 6 //顯示 7 //顯示 8 //顯示 9 //顯示 default:Led3 = 8’hff。 ． 2 EP1C6Q240C8芯片及使用到的管腳分配 此次設(shè)計所用的試驗箱上面的 FPGA芯片為 EP1C6Q240C8， EP1C6Q240C8芯片是 Altera公司 Cyclone 系列芯片中使用較廣的一種芯片，它有 240 個引腳，采用的是 PQFP 封裝 (即Plastic Quad Flat Package，塑料方塊平面封裝 )， PQFP封裝的芯片的四周均有引腳，而且引腳之間距離很小，管腳也很細(xì)，一般大規(guī)?；虺笠?guī)模集成電路采用這種封裝形式。使用了EP1C6Q240C8其中很少的一部分管腳，具體情況如表 。因為在這里只是仿真所以決定，在仿真之時把時鐘信號改為 20MHz，這樣的話周期則為 50ns,仿真起來就方便了很多。有圖可以看出 Led1只是倒計時了一下就停止了，其他的各個個燈都還處于高電平；再看 Led2穩(wěn)定之后顯示出來的數(shù)據(jù)時 11111001即 hf9 正好是數(shù)據(jù) 1，對應(yīng)該組的組號。 圖 :加減分模塊仿真圖 29 圖 ：重置模塊 30 第五章 總結(jié) 經(jīng)過這一段時間的努力 ,終于完成了以 FPGA為基礎(chǔ)的四路數(shù)字搶答器的設(shè)計。通過此次畢業(yè)設(shè)計自己又一次的鞏固了Verilog 語言，提升了 自己編寫代碼的能力，在程序的仿真過程中也進一步的學(xué)會了很多編程方面的知識，當(dāng)然以現(xiàn)在自己的水準(zhǔn)編寫出來的東西功能還比較簡單，有時候還不得不花費很長的時間來尋找錯誤，不過經(jīng)過這一段時間的努力真的已經(jīng)有了很大的進步。 在仿真的過程中，由于對于 Quartus II軟件的陌生，在很多仿真和調(diào)試方面都不會，但是通過自己在網(wǎng)上查資料，問同學(xué)，問老師，慢慢的一步一步，也就會了。在人生的再次起航前夕，為自己加油。有些時候思路卡殼不知道如何進行下一步的時候，只要給張老師打電話，他就能很詳細(xì)的給出解決方案。他總是說大家一起交流交流，從來就沒有老師的架子，很和藹，有長者風(fēng)范。 再次感謝張老師在這一段時間的幫助。 32 參考文獻 [1] 夏宇聞 .Verilog數(shù)字系統(tǒng)設(shè)計教程（第二版） [M].北京航空航天大學(xué)出版社， 2020. [2] 康華光 .電子技術(shù)基礎(chǔ)數(shù)字部分（第四版） [M].高等教育出版社， 2020. [3] 康華光 .電子技術(shù)基礎(chǔ)模擬部分（第四版） [M].高等教育出版社， 2020. [4] 郭來功 .基于 FPGA的串行接口時鐘電路的設(shè)計 [J].現(xiàn)代電子技術(shù)， 2020，（ 18）： 4243. [5] 李端 張景穎 李躍卿 卜旭輝 王成碩 . VHDL與數(shù)字電路設(shè)計 [J]. 電氣開關(guān) 2020(02)． [6] 劉開緒 .數(shù)字式搶答器的設(shè)計與實現(xiàn) [J].電子工程師 .2020（ 9） 6971． [7]王傳新 .FPGA設(shè)計基礎(chǔ) [M].高等教育出版社 ,2020. [8]程云長 王莉莉 陳立力 .可編程邏輯器件與 VHDL語言 [M].科學(xué)出版社 ,2020. [9]李洪偉 袁斯華 .基于 QuartusⅡ 的 FPGA/CPLD設(shè)計 [M].電子工業(yè)出版社， 2020. [10]張洪潤 張亞凡 .FPGA/CPLD應(yīng)用設(shè)計 200例 [M].北京航空航天大學(xué)出版社， 2020. 33 附錄：源代碼 module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,Led3,Buzzer)。 //輸出口 output [0:7] output [0:7] output [0:7] Led1。 Led3。 //蜂鳴器 //各個寄存器變量聲明 reg [0:7] Led1。 reg [0:7] Led3。 reg Buzzer。//分?jǐn)?shù)顯示寄存器 //配置寄存器 ,EnFlat是表明開始搶答的標(biāo)志位 reg EnFlat=1’b0。 //BuL是做蜂鳴器的延時用 reg [0:7]BuL=8’d0。 //各組分?jǐn)?shù)標(biāo)志位 reg score1=4’ d5。 reg score3=4’ d5。 //初始化模塊 always (posedge clk)//捕捉時鐘 begin //初始化各按鍵并開始搶答 begin if(inputEn==1’b0) begin //初始化各個標(biāo)志位和參數(shù) 35 EnFlat=1’b1。 //組號顯示靜態(tài)數(shù)碼管 (數(shù)碼管為共陽極 )的控制端 ,有 8位 Led2=8’b11111111。 //蜂鳴器標(biāo)志位 BuClk=1’b0。 end end //搶答模塊 begin if(EnFlat==1’b1) begin //如果按鍵 1按下 36 if(inputL1==1’b0) begin //禁止其他選手搶答 EnFlat=1’b0。 //靜態(tài)數(shù)碼管顯示序號 ’1’ ，及顯示選手對應(yīng)的組號 Led2=8’hf9。 end //如果按鍵 2按下 else if(inputL2==1’b0) begin //禁止其他選手搶答 EnFlat=1’b0。 Led2=8’ha4。 end 37 //如果按鍵 3按下 else if(inputL3==1’b0) begin //禁止其他選手搶答 EnFlat=1’b0。 Led2=8’hb0。 end //如果按鍵 4按下 else if(inputL4==1’b0) begin //禁止其他選手搶答 EnFlat=1’b0。 Led2=8’h99。 end end end 38 //加減分?jǐn)?shù)模塊 //第一組加減分 if(answer ==3’ d1) begin begin if(add) score1=score1+1。 //當(dāng)主持人判定選手的回答錯誤時，按下 stu鍵進行減分操作 end score=score1。 39 //當(dāng)主持人判定選手的回答正確時，按下 add鍵進行加分操作 else if(stu) score2=score21。 end //第三組加減分 if(answer ==3’ d3) begin begin if(add) score3=score3+1。 //當(dāng)主持人判定選手的回答錯誤時，按下 stu鍵進行減分操作 end score=score3。 //當(dāng)主持人判定選手的回答正確時，按下 add鍵進行加分操作 else if(stu) score4=score41。 end //倒計時模塊 begin if(EnFlat==1’b1) begin if(t!=32’d48000000)//計時實現(xiàn) 1HZ分頻 t=t+32’d1。 Led1=8’b111111111’b1。 BuClk=1’b1。 //延時變量加 1 BuL = BuL + 8’d1。 //蜂鳴器標(biāo)志位復(fù)位 BuClk=1’b0。 end end end //重置模塊 //按下 clr鍵以后各組參數(shù)重置，整個比賽重新開始 if(clr) begin //重置各個標(biāo)志位和參數(shù) EnFlat=1’b1。 //選手號靜態(tài)數(shù)碼管 (數(shù)碼管為共陽極 )的控制端 ,有 8 位 Led2=8’b11111111。 //蜂鳴器標(biāo)志位重置 BuClk=1’b0。 //各組分?jǐn)?shù)重置 score1=4’ d5。 score3=4’ d5。 //分?jǐn)?shù)顯示寄存器重置 answer=8’ hff。 4’h1: Led3 = 8’hf9。 //顯示 0 //顯示 1 //顯示 2 //數(shù)碼顯示模塊 end 44 4’h3: Led3 = 8’hb0。 4’h5: Led3 = 8’h92。 4’h7: Led3 = 8’hf8。 4’h9: Led3 = 8’h90。 default:Led3 = 8’hf