【正文】 網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。也就是是說，被綜合的文件是HDL文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。因此，綜合的過程也就是設(shè)計目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進(jìn)行完整測試，模擬實際物理環(huán)境下的工作情況。 設(shè)計實現(xiàn)實現(xiàn)可理解為利用實現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報告）。（2）映射：將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸出塊及其它資源中的過程。因最新的設(shè)計實現(xiàn)工具是時序驅(qū)動的，即在器件的布局布線期間對整個信號通道執(zhí)行時序分析，因此可以使用約束條件操作布線軟件，完成設(shè)計規(guī)定的性能要求。（4）時序提?。寒a(chǎn)生一反標(biāo)文件，供給后續(xù)的時序仿真使用。在實現(xiàn)過程中可以進(jìn)行選項設(shè)置。在實現(xiàn)過程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。從某種程序來講，靜態(tài)時序分析可以說是整個FPGA設(shè)計中最重要的步驟，它允許設(shè)計者詳盡地分析所有關(guān)鍵路徑并得出一個有次序的報告，而且報告中含有其它調(diào)試信息，比如每個網(wǎng)絡(luò)節(jié)點的扇出或容性負(fù)載等。雖然Xilinx與Altera在FPGA開發(fā)套件上擁有時序分析工具，但在擁有第三方專門時序分析工具的情況下，僅利用FPGA廠家設(shè)計工具進(jìn)行布局布線，而使用第三方的專門時序分析工具進(jìn)行時序分析，一般FPGA廠商在其設(shè)計環(huán)境下皆有與第三方時序分析工具的接口。將綜合后的網(wǎng)表文件保存為db格式，可在PrimeTime環(huán)境下打開。與綜合過程相似，靜態(tài)時序分析也是一個重復(fù)的過程，它與布局布線步驟緊密相連，這個操作通常要進(jìn)行多次直到時序約束得到很好的滿足。 下載驗證下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。因FPGA具有掉電信息丟失的性質(zhì)，因此可在驗證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中（如Xilinx的XC18V系列，Altera的EPC2系列）。因FPGA大多支持IEEE的JTAG標(biāo)準(zhǔn)，所以使用芯片上的JTAG口是常用下載方式。電路驗證對FPGA投片生產(chǎn)具有較大意義。 發(fā)端FPGA設(shè)計在原理圖做好之后。我所使用的設(shè)計軟件是Altera 的QuartusII，所使用的FPGA是Altera的FLEX10K10。它們是系統(tǒng)分頻模塊、復(fù)接模塊和顯示模塊。這樣的設(shè)計可以避免使用行波時鐘。行波時鐘還會使后續(xù)電路產(chǎn)生亞穩(wěn)態(tài)。發(fā)端頂層如圖312所示，圖312 發(fā)端FPGA頂層下面將介紹各模塊的作用。在設(shè)計中，分頻模塊輸出有“CLK_DIV_50P”、“EN”和“EN_SCAN” 。“EN_SCAN”是用來做LED掃描控制的方波時鐘，頻率是32Hz。計數(shù)器實現(xiàn)循環(huán)計數(shù)，當(dāng)達(dá)到某個計數(shù)值時，相應(yīng)輸出寄存器改變邏輯狀態(tài)。當(dāng)counter_q計滿時自動歸零，EN輸出變?yōu)椤?”，否則，EN為“0”。CLK_DIV_50P的頻率與EN相同，不同的是CLK_DIV_50P是方波，而EN是窄脈沖。此模塊還有一個作用是控制串行A/D工作。每一個輸出都是在相對應(yīng)的計數(shù)值下完成的，每一次串行A/D的控制是在計數(shù)器達(dá)到某些計數(shù)值時完成。復(fù)用過程由模32定時計數(shù)器控制。幀同步碼是11110010，它作為幀頭，其后跟著三路數(shù)據(jù)碼。它由分頻模塊和復(fù)接模塊共同控制。顯示模塊頂層如圖315圖315 顯示模塊頂層乘法模塊作用是根據(jù)8位A/D轉(zhuǎn)換標(biāo)度，一共256個量化值，值與值之間的步長是5/256≈，A/。此BCD碼的表示范圍是0~99999。相比之下，另一種轉(zhuǎn)換方法是查表法。這兩種方法各有千秋。但程序簡潔易懂，不占用太多資源。因此，我選擇應(yīng)用計算法。先將它與10000比較。每做一次這樣的運算需要一個時鐘周期。之后，將二進(jìn)制數(shù)與1000比較，過程與前面相同，累加的寄存器組為BCD_OUT[15:12]。這時的寄存器組BCD_OUT[19:0]的數(shù)值就是轉(zhuǎn)換后的BCD值。顯示掃描模塊用來按時隙依次輸出四位BCD碼。在每個三極管導(dǎo)通時，將對應(yīng)的四位BCD碼送出到74LS47譯碼。顯示掃描模塊的電路圖如圖318，圖318 顯示掃描模塊的電路圖 編譯與仿真整個發(fā)端的FPGA就是由這些模塊組成的。Quartus II中的編譯是整合式的，它將代碼編譯、芯片適配、布局布線和時間分析在一個工具中一并完成了，相當(dāng)于完成了一次設(shè)計迭代。這樣可以節(jié)省很多時間。 Fitter Summary 。 Fitter Status 。 Build 157 12/07/2004 SJ Full Version 。 Revision Name 。 trans_top 。 Family 。 EPF10K10LC844 。 Timing Models 。 404 / 576 ( 70 % ) 。 Total pins 。 0 / 6,144 ( 0 % ) 。由于設(shè)計的層次不復(fù)雜，模塊不多。仿真時序圖如圖319圖319 仿真時序圖這個時序圖描述了發(fā)端FPGA的工作情況。圖中前八個脈沖所對應(yīng)的輸出正好是幀同步碼，接下去SERIAL_A/D_IO輸出控制脈沖，每一個控制脈沖控制串行A/D輸出一個數(shù)據(jù)到輸出端。軟件仿真的缺點是仿真時間不能設(shè)置太長，否則會占用巨額的內(nèi)存，計算機(jī)性能急劇下降。 收端FPGA設(shè)計收端分為三個子模塊：數(shù)字鎖相模塊，解復(fù)用模塊和顯示模塊。在數(shù)字碼輸入FPGA后，首先通過數(shù)字鎖相模塊提取位時鐘，在位時鐘控制下，數(shù)碼被輸送到解復(fù)用模塊提取出幀同步并解復(fù)用出三路信碼。圖320 收端FPGA設(shè)計細(xì)分收端FPGA頂層如圖321圖321 收端FPGA頂層下面對各模塊作出詳細(xì)介紹。這個數(shù)字鎖相模塊是基于加減脈沖方法的，輸入信碼與鎖相輸出信碼進(jìn)行異或，異或的結(jié)果作為相位誤差。加計數(shù)或減計數(shù)會產(chǎn)生進(jìn)位或借位，相應(yīng)控制加減脈沖控制器加脈沖或減脈沖。N分頻計數(shù)器的分頻值是可以設(shè)置的，它與系統(tǒng)時鐘和信碼位時鐘有關(guān)。fc為256KHz，那么，N應(yīng)該設(shè)置為4。因為M=2N，K應(yīng)大于2。值得指出的是，在環(huán)路鎖定狀態(tài)下，由于可逆計數(shù)器的連續(xù)計數(shù)，或在噪聲的干擾下，會產(chǎn)生進(jìn)位和借位脈沖。為了減少這種相位抖動，K值必須取大于M/4。K取得大，對抑制噪聲、減少相位抖動有利，但同時又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時間。在此設(shè)計中，K取7。圖322 鎖相模塊的仿真結(jié)果 解復(fù)用模塊此模塊為同步設(shè)計，時鐘端接系統(tǒng)時鐘，使能端接鎖相模塊的位時鐘輸出。模塊使能信號要求是系統(tǒng)時鐘寬度的脈沖，而鎖相模塊提供的是方波。模塊中有一個8位的全局移位寄存器。它作為幀同步識別和解復(fù)用的緩存。解復(fù)用允許寄存器受控于使能信號、巴克碼識別信號和復(fù)用結(jié)束信號。計數(shù)器計到最后一個值時，即代表解復(fù)用結(jié)束，解復(fù)用允許寄存器清零，計數(shù)器歸零。 編譯與仿真收端FPGA的實現(xiàn)結(jié)果如下：++。+++。 Successful Fri May 20 14:58:27 2005 。 Quartus II Version 。 rcv_top 。 Toplevel Entity Name 。 FLEX10K 。 Device 。 Final 。 Total logic elements 。 37 / 59 ( 62 % ) 。 Total memory bits 。+++仿真圖如圖324，我們可以看出，三路數(shù)據(jù)被正確的解復(fù)用了?？紤]到這是一個全數(shù)字部件，因此將它以RTL代碼的形式描述出來并整合到FPGA中。全數(shù)字鎖相環(huán)路的結(jié)構(gòu)框圖如圖325所示 圖325 全數(shù)字鎖相環(huán)結(jié)構(gòu)圖其中數(shù)字鑒相器由異或門構(gòu)成，數(shù)字環(huán)路濾波器由變?？赡嬗嫈?shù)器構(gòu)成，數(shù)控振蕩器由加/減脈沖控制器和除Ｎ計數(shù)器組成。這里f0是環(huán)路的中心頻率，一般情況下M和N為2的整數(shù)次冪。圖326 異或門檢相器工作波形當(dāng)環(huán)路瑣定時，u1和u2正交，鑒相器的輸出信號ud為50%占空比的方波，此時定義相位誤差為零。這時，加/減脈沖控制器只對其時鐘2Nf0進(jìn)行二分頻，使u1和u2的相位保持正交。反之，若ud＝1，可逆計數(shù)器減計數(shù)，并將發(fā)出借位脈沖到加/減脈沖控制器的減輸入端d，于是，該控制器便在二分頻的過程中減去半個周期。加/減脈沖控制器的輸出經(jīng)過除Ｎ計數(shù)器后，使得本地估算信號u2的相位受到調(diào)整控制，最終達(dá)到鎖定狀態(tài)。如圖圖327 TLC549串行A/D它基于CMOS工藝，最大轉(zhuǎn)換時間17us，每秒的訪問次數(shù)可達(dá)40000次，輸入電壓的范圍3~6V，功耗低于15mW。在TLC549內(nèi)部有一個4MHz的時鐘，這個片上時鐘使得片內(nèi)電路的工作獨立于外部數(shù)據(jù)時鐘的時序，而且片內(nèi)時鐘與I/O CLOCK時鐘不要求有任何的相位同步。它的工作時序圖如圖328。CS高電平將啟動轉(zhuǎn)換，這時CS要保持17us確保轉(zhuǎn)換完成。需要注意的是，A7是在CS變低電平時輸出的，AAA4和A3在前四個I/O CLOCK的下降沿輸出，這是A/D的訪問周期，AA1和A0在后三個I/O CLOCK的下降沿輸出，最后一個I/O CLOCK下降沿使A/D進(jìn)入保持運行階段。如果在轉(zhuǎn)換期間CS變低電平，這將取消本次轉(zhuǎn)換。它基于CMOS電流開關(guān)電路和控制邏輯，耗能極低，只有20mW，輸出兼容TTL電路。這使得多個DAC0830可以時分復(fù)用。如圖330 DAC電路圖，331時序圖。所謂的復(fù)雜可編程邏輯器件（CPLD，即Complex Programmable Logic Device)是在PAL，GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。這樣的CPLD實際上就是一個子系統(tǒng)部件。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存在磁盤、ROM、EPROM、PROM中，因而在可編程門陣列芯片及外圍電路保持不動的情況下，換一塊EPROM芯片，就能實現(xiàn)一種新的功能。本設(shè)計所采用的就是Altera公司的EPF10K10LC844芯片。到目前為止，F(xiàn)LEX 10K系列以推出了FLEX 10K、FLEX 10KA、FLEX 10KB、FLEX 10KV、FLEX 10KE等5中分支系列，其集成度也以達(dá)到了前所未有的250000門。每個FLEX 10K器件還包括一個嵌入式陣列合一個邏輯陣列，它能讓設(shè)計人員情勢地開發(fā)出集存儲器、數(shù)字信號處理器及特殊強(qiáng)大功能與一身地芯片。SRAM(10K10E系列)集成電路制造工藝制造。②使用有源晶振增強(qiáng)線路板抗干擾性。 無源的那種應(yīng)該稱為“晶體”，一般有2個管腳。無源晶體震蕩電路中的輔助電容、起振反饋電阻、或反向器一旦出 現(xiàn)異常就會影響震蕩電路，所以常常會出現(xiàn)無法起振的問題， 但是一般體積小，頻率的精度高。FLEX 10K的邏輯功能合互連關(guān)系是由CMOS SRAM單元配置的。Altera提供的EPC 1和EPC 1441是提供器件配置用的EPROM（簡稱配置EPROM）,他們是通過串行數(shù)據(jù)流來配置FLEX 10K器件的。FLEX 10K器件配置好后，通過復(fù)位可進(jìn)行在線重新配置，裝入新數(shù)據(jù)。FLEX 10K器件還包括一個優(yōu)化的界面，允許微處理器以串行或并行方式、同步方式或異步方式對FLEX 10K進(jìn)行配置。（2）高密度 （3）系統(tǒng)級特點時鐘鎖定和時鐘自舉有助于減小時鐘延遲和對時鐘進(jìn)行倍頻。器件內(nèi)低變形時鐘樹形分布。所有器件都經(jīng)過100％的功能測試?？焖?、可預(yù)測連線延時的快速通道（Fast Track）連續(xù)式分布結(jié)構(gòu)。實現(xiàn)快速加發(fā)器、計數(shù)器和比較器的專業(yè)進(jìn)位鏈。實現(xiàn)高速、多輸入邏輯函數(shù)的專用級鏈聯(lián)。模仿三態(tài)能實現(xiàn)內(nèi)部三態(tài)總線。多達(dá)6個全局時鐘信號和4個全局清除信號。每個引腳都有一個獨立的三態(tài)輸出使能控制。每個I/O引腳都有漏極開路選擇（Open－drain Otion）?？删幊梯敵鲭妷旱臄[率控制可以減小開關(guān)噪聲。84－600引腳的各種封裝（8）工作在486和奔騰PC機(jī)型以及Sun SPARstation、HP 9000 Series700/800和IBM RISC system/6000工作站等平臺上得Altera MAX+PLUSII開發(fā)系統(tǒng)支持軟件和自動布局布線。為什么要選擇FPGA而不是CPLD呢？首先介紹PLD的結(jié)構(gòu)和原理，PLD分解組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至20－30多個組合邏輯輸入。采用這種結(jié)構(gòu)的PLD芯片有：Altera