數(shù)字通信系統(tǒng)的設(shè)計與實現(xiàn)-在線瀏覽
2025-04-25 08:48本頁面
【正文】 1 1 0 0 1tt 圖 21 二進(jìn)制振幅調(diào)制波形 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 3 產(chǎn)生已調(diào)信號 S2ASK(t)的部件稱為 2ASK 調(diào)制器。輸入是二進(jìn)制單極性全站空數(shù)字基帶信號 s(t)，載波信號 c(t) ，輸出已調(diào)信號 S2ASK(t)。根據(jù)式 (821)及頻移定理，得到 s2ASK(t)信號的功率譜為 （） 2 1( ) [ ( ) ( ) ] (22)4A S K c cP f P f f P f f? ? ? ? 圖 23 給出了 2ASK 的功率譜示意圖。 2ASK 信號的解調(diào)及抗噪性能 從頻域來看，解調(diào)就是將已調(diào)信號的頻譜搬移回來，還原為已調(diào)前的數(shù)字基帶信號。完成解調(diào)任務(wù)的部件稱為解調(diào)器。 2ASK 信號的相干解調(diào) 相干解調(diào) 也稱為同步解調(diào)，因為這種解調(diào)方式需要一個和發(fā)送載波同頻同相的本地載波。 帶通濾波器 低通濾波器 取樣判決器S 2 ASK ( t )+ n ( t )cos 2 π f c t 位定時decba 圖 24 2ASK 信號的相干解 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 5 II()()()a n txtnt? ??? ??? 圖 25 2ASK 相干解調(diào)器的各點波形示意圖 帶通濾波器讓信號通過的同時盡可能地濾除帶外噪聲，在不考慮噪聲時，圖 24 中 a 點波形就是接收的 2ASK 信號。取樣判決器在位定時信號的控制下對圖 24 中 c 點波形進(jìn)行取樣，將取樣得到的樣值與設(shè)定的門限進(jìn)行比較 (取樣值和門限都標(biāo)在圖 25(c)波形圖上 )，當(dāng)取樣值大于門限時，判決發(fā)送信號為“ 1”；當(dāng)取樣值小于門限時，判決發(fā)送信號為“ 0” ，判決得到的信號如 25(e)所示。但實際通信是有噪聲的，噪聲會使判決產(chǎn)生錯誤。 為求出圖 24 所示的 相干解調(diào)誤碼率，必須得到用于判決的取樣值的概率分布規(guī)律。 n(t)為零均值高斯白噪聲，經(jīng)帶通濾波器濾波后變?yōu)檎瓗Ц咚乖肼?，?ni(t)表示，為 ni(t)=nI(t) cos2πfctnQ(t) sin2πfct 因此，發(fā)“ 1” 碼時，帶通濾波器的輸出為 c i I c Q cc o s 2π ( ) [ ( ) ] c o s 2π ( ) s i n 2πa f t n t a n t f t n t f t? ? ? ? 經(jīng)乘法器后，輸出為 I c Q c cI I c Q c{ [ ( ) ] c o s 2π ( ) s i n 2π } c o s 2π1 1 1[ ( ) ] [ ( ) ] c o s 4π ( ) s i n 4π2 2 2a n t f t n t f t f ta n t a n t f t n t f t??? ? ? ? ? 經(jīng)低通濾波器濾波后，高頻成分被濾除。需要說明的是，忽略系數(shù) 1/2 不會影響誤碼率的計算結(jié)果。 綜合上述分析，可得 (24) 3） 概率密度函數(shù)及誤碼率 式 (24)中的 nI(t)是均值為零的低通型高斯噪聲，它的方差與 ni(t)的方差相同，即2 0 2ASK 0 s2n n B n f? ??。因此發(fā) “ 0” 碼和發(fā)“ 1” 碼時，用于判決的取樣值的概率密度函數(shù)分別為 22201( ) e2π nxnfx ?? ?? 成都學(xué)院（成都大學(xué)）課程設(shè)計 報告 6 22()21 1( ) e2π nxanfx ?? ??? 取樣值的曲線示意圖如圖 26 所示。當(dāng) P(0)=P(1)時，最佳判決門限應(yīng)選在兩條曲線的交點處。 1987年底， VHDL被 IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 ?，F(xiàn)在， VHDL和 Verilog作 為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL語言是一種用于電路設(shè)計的高級語言。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。翻譯成中文就是超高速集成電路硬件描述語言。目前，它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD的設(shè)計中。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體 entity（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本 點。三種文件對應(yīng)的功能分別是： VHDL文件：對要實現(xiàn)的邏輯控制功能進(jìn)行文本語言描述，并配合軟件生成相應(yīng)的邏輯功能塊。 Vector Waveform文件：對上一步的 Block文件進(jìn)行波形時序仿真驗證結(jié)果。 建模思想： 1) 采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生方法既可以從外部輸入，也可以通過高頻時鐘信號分頻得到。 因為采用數(shù)字波調(diào)制的 ASK 信號是數(shù)字信號，含豐富的高頻成分，所以經(jīng)過一個低通濾波 器后，成都學(xué)院（成都大學(xué)）課程設(shè)計 報告
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