【正文】 0K70,EPF10K100表31 FLEX10K10管腳①采用ALTERA公司10K10PLCC84 腳器件。CMOSCMOS出外，F(xiàn)LEX 10K所具有的多電壓（Multivolt）功能可以全面支持以不同電壓工作的產(chǎn)品，同時(shí)它還備有多款封裝供設(shè)計(jì)者選擇，其中包括纖薄四方扁平封裝合球體柵格封裝等。FLEX 10K系列采用重復(fù)可找的CMOS SRAM工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)也結(jié)合了眾多可編程器件的優(yōu)點(diǎn)來完成普通門陣列的宏功能。FLEX 10K是工業(yè)界第一個(gè)嵌入式的PLD，由于其具有高密度、低成本、的功率等特點(diǎn)，所以脫穎而出成為當(dāng)今Altera CPLD中應(yīng)用前景最后的器件系列。當(dāng)今比較典型的有Xilinx公司的FPGA和Altera公司的CPLD期間系列。這種芯片具有可編程性和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。同以往的PAL、GAL等相比較，CPLD的規(guī)模比較大，適合于時(shí)序、組合邏輯電路應(yīng)用場(chǎng)合，它可以替代幾十甚至上百塊通用IC芯片。圖330 DAC電路圖圖331 DAC工作時(shí)序 Altera Flex10K10介紹經(jīng)過十幾年的發(fā)展，許多公司都開發(fā)出了多種類型的可編程邏輯器件。圖329 DAC0830DAC0830的雙緩沖工作原理很簡(jiǎn)單，ILE保持高電平，XFER與CS同時(shí)變?yōu)榈碗娖?，接著WR1與WR2同時(shí)變?yōu)榈碗娖?，將?shù)據(jù)寫入雙緩沖器并轉(zhuǎn)換。它內(nèi)部有雙緩沖器結(jié)構(gòu)，可以轉(zhuǎn)換一路信號(hào)的同時(shí)，鎖存另一路信號(hào)。圖328 TLC549的工作時(shí)序圖 并行D/A的工作原理發(fā)端D/A的型號(hào)是DAC0830，它是一片8位并行D/A。保持階段將持續(xù)4個(gè)內(nèi)部時(shí)鐘，然后CS必須變高電平或者I/O CLOCK必須在之后的36個(gè)內(nèi)部時(shí)鐘（17us）時(shí)間內(nèi)保持低電平，否則A/D將與微控器失步。這樣，一次轉(zhuǎn)換到全部數(shù)據(jù)輸出所用的時(shí)間為25us。首先，CS端口出現(xiàn)低電平并持續(xù)tsu時(shí)間，這時(shí)數(shù)據(jù)的最高位A7出現(xiàn)在數(shù)據(jù)端口，接著I/O CLOCK端輸入7個(gè)脈沖，將數(shù)據(jù)的A6到A0位串行輸出。片內(nèi)時(shí)鐘與I/O CLOCK配合工作實(shí)現(xiàn)數(shù)據(jù)的高速傳輸與轉(zhuǎn)換。僅有兩個(gè)控制端，I/O CLOCK與CS同時(shí)控制數(shù)據(jù)的輸入，I/O 。 串行A/D工作原理發(fā)端系統(tǒng)的第一路信碼是串行A/D輸出的信號(hào)，這片8位串行A/D是Ti公司的TLC549。這個(gè)過程是連續(xù)發(fā)生的。在環(huán)路未鎖定的情況下，若ud＝0時(shí)，它使可逆計(jì)數(shù)器向上加計(jì)數(shù)，并導(dǎo)致進(jìn)位脈沖產(chǎn)生，進(jìn)位脈沖作用到加/減脈沖控制器的加控制端i，該控制器便在二分頻過程中加入半個(gè)時(shí)鐘周期。在這種情況下，可逆計(jì)數(shù)器加與減的周期相同，只要可逆計(jì)數(shù)器的k值足夠大(k＞M/4)，其輸出端就不會(huì)產(chǎn)生進(jìn)位或借位脈沖。相應(yīng)波形如圖326所示?？赡嬗?jì)數(shù)器和加/減脈沖控制器的時(shí)鐘頻率分別為Mf0和2Nf0。下面先介紹數(shù)字鎖相環(huán)的原理。圖324 收端FPGA仿真圖 數(shù)字鎖相環(huán)原理及設(shè)計(jì)本設(shè)計(jì)在接收端要實(shí)現(xiàn)位同步，我選用了數(shù)字鎖相環(huán)來實(shí)現(xiàn)這一功能。 0 / 6,144 ( 0 % ) 。 Total pins 。 464 / 576 ( 80 % ) 。 Timing Models 。 EPF10K10LC844 。 Family 。 rcv_top 。 Revision Name 。 Build 157 12/07/2004 SJ Full Version 。 Fitter Status 。 Fitter Summary 。解復(fù)用模塊的電路圖如圖323圖323 解復(fù)用模塊電路圖 顯示模塊顯示模塊與發(fā)端的相同，在這里略去。當(dāng)解復(fù)用寄存器為“1”時(shí)，解復(fù)用計(jì)數(shù)器開始計(jì)數(shù)，在某個(gè)特定的計(jì)數(shù)值到來時(shí)，將全局移位寄存器中的8位碼送到相應(yīng)的輸出端口或發(fā)D/A控制信號(hào)。模塊中另外兩個(gè)核心是解復(fù)用允許寄存器和解復(fù)用計(jì)數(shù)器。它受控于系統(tǒng)時(shí)鐘和使能信號(hào)，工作于256KHz。此方波信號(hào)進(jìn)入模塊后立即被微分，然后，接到后續(xù)觸發(fā)器。解復(fù)用模塊的作用是從信碼中提取幀同步，對(duì)三路碼解復(fù)用并控制D/A轉(zhuǎn)換器工作。圖322描述了鎖相模塊的仿真結(jié)果。反之，K取得小，可以加速環(huán)路的鎖定，而對(duì)噪聲的抑制能力卻隨之降低。由以上分析可知，模K的取值要適當(dāng)。如果K值取得太小，則可逆計(jì)數(shù)器因頻繁地循環(huán)計(jì)數(shù)而產(chǎn)生進(jìn)位或借位脈沖，這就導(dǎo)致了在環(huán)路的輸出端出現(xiàn)相位抖動(dòng)。K值越大，捕捉帶越小，鎖定時(shí)間越長(zhǎng)。K?？赡嬗?jì)數(shù)器的模值K應(yīng)大于M/4。一般，系統(tǒng)時(shí)鐘=2N*fc，fc是輸入信碼的中心頻率。脈沖又通過后面的N分頻計(jì)數(shù)器進(jìn)行分頻，分頻輸出就是鎖相輸出結(jié)果，它是提取出來的位時(shí)鐘。如果異或結(jié)果為“1”，K模計(jì)數(shù)器減計(jì)數(shù)，否則加計(jì)數(shù)。 數(shù)字鎖相模塊數(shù)字鎖相模塊是根據(jù)圖31全數(shù)字鎖相環(huán)結(jié)構(gòu)圖設(shè)計(jì)的，分為三個(gè)模塊：K模增減計(jì)數(shù)器、加減脈沖控制器和N分頻計(jì)數(shù)器。解復(fù)用模塊將第一路A/D數(shù)據(jù)送到顯示模塊并控制外部DAC工作。其設(shè)計(jì)細(xì)分如圖320。用軟件仿真一些可測(cè)的功能后，應(yīng)該用硬件進(jìn)行全面的驗(yàn)證。之后的八個(gè)脈沖控制第二路信號(hào)輸出，再后面的八個(gè)控制第三路。EN是256KHz的窄脈沖信號(hào)，它的每一個(gè)脈沖代表復(fù)接計(jì)數(shù)器計(jì)數(shù)一次。因此直接在頂層進(jìn)行時(shí)序仿真。+++一旦編譯成功，就可以進(jìn)入仿真階段了。 Total memory bits 。 31 / 59 ( 52 % ) 。 Total logic elements 。 Final 。 Device 。 FLEX10K 。 Toplevel Entity Name 。 trans_top 。 Quartus II Version 。 Successful Tue May 17 12:55:07 2005 。+++。發(fā)端FPGA的實(shí)現(xiàn)結(jié)果如下：++。這使得功能仿真和時(shí)序仿真可以出現(xiàn)在綜合和實(shí)現(xiàn)之后，有時(shí)功能仿真就變得不是那么重要了，而是直接進(jìn)行時(shí)序仿真。設(shè)計(jì)結(jié)束后將代碼進(jìn)行編譯?？刂谱植捎玫碗娖接行?，通過一個(gè)5位的循環(huán)移位寄存器來控制。由于設(shè)計(jì)一共用到5個(gè)LED七段譯碼管，因此控制字為5位，用來分時(shí)控制五個(gè)PNP三極管導(dǎo)通。此值被輸出到顯示掃描模塊。依此類推，直到二進(jìn)制數(shù)減為零。如此循環(huán)直到二進(jìn)制數(shù)字小于一萬。如果大于或等于10000，則將其減去10000并對(duì)寄存器組BCD_OUT[19:16]加一。二進(jìn)制轉(zhuǎn)換為BCD碼的算法圖見圖317，圖317 二進(jìn)制轉(zhuǎn)換為BCD碼的算法圖見輸入的二進(jìn)制數(shù)不會(huì)超過萬位。對(duì)于此設(shè)計(jì)系統(tǒng)，計(jì)算速度已經(jīng)不是問題了，而電路面積是要考慮的。查表法速度快，只需要一個(gè)時(shí)鐘周期時(shí)間，但是程序冗長(zhǎng)，編寫工作量大，同時(shí)占用大量的FPGA資源，是典型的面積換速度；計(jì)算法速度慢，數(shù)值越大，轉(zhuǎn)換時(shí)間越長(zhǎng)。查表法是將范圍內(nèi)的所有二進(jìn)制數(shù)的BCD碼一一列舉出來，二進(jìn)制數(shù)相當(dāng)于地址，而BCD數(shù)就是地址中的內(nèi)容。因此A/。乘法模塊的電路圖如圖316，圖316 乘法模塊電路圖二進(jìn)制到BCD轉(zhuǎn)換模塊對(duì)乘法模塊產(chǎn)生的16位數(shù)據(jù)進(jìn)行減法運(yùn)算，對(duì)相應(yīng)的寄存器進(jìn)行累加運(yùn)算，加法的最終結(jié)果就是BCD碼。顯示模塊又分為三個(gè)子模塊：乘法模塊、二進(jìn)制到BCD轉(zhuǎn)換模塊和顯示掃描模塊。 顯示模塊顯示模塊用來將模擬信號(hào)的電壓顯示出來。當(dāng)計(jì)數(shù)值在0~7時(shí)，串行輸出幀同步碼；計(jì)數(shù)值在8~15時(shí)，給A/D送CS控制信號(hào)和位時(shí)鐘信號(hào)，將串行A/D的數(shù)據(jù)鎖存并輸出，同時(shí)給顯示模塊送控制信號(hào)和鎖存后的A/D數(shù)據(jù)；計(jì)數(shù)值在16~23時(shí)，串行輸出第二路碼；計(jì)數(shù)值在24~31時(shí)，串行輸出第三路碼。因此，可以將計(jì)數(shù)器看成是復(fù)接模塊的控制中心。復(fù)接模塊的寄存器傳輸級(jí)電路圖如圖314，圖314 復(fù)接模塊寄存器傳輸級(jí)電路圖復(fù)接模塊的核心也是自歸零計(jì)數(shù)器。 復(fù)接模塊復(fù)接模塊的作用是時(shí)分復(fù)用三路數(shù)據(jù)碼、插入幀同步碼。當(dāng)counter1_q計(jì)滿數(shù)時(shí)，自動(dòng)歸零，EN_SCAN變?yōu)椤?”，否則EN_SCAN為“0”。模塊中的計(jì)數(shù)器有counter_q和counter1_q。圖313是分頻器的寄存器傳輸級(jí)電路圖，圖313 分頻器傳輸級(jí)電路圖分頻模塊的設(shè)計(jì)思想實(shí)現(xiàn)計(jì)數(shù)器。其中，“CLK_DIV_50P”用來作為串行A/D的控制信號(hào)，“EN”是時(shí)鐘頻率為256KHz的窄脈沖時(shí)鐘信號(hào)，它用來作復(fù)接時(shí)鐘。 分頻模塊，生成其它模塊所需要的時(shí)鐘，并將這些時(shí)鐘接到系統(tǒng)觸發(fā)器的使能端。因此應(yīng)盡量避免使用行波時(shí)鐘。行波時(shí)鐘不能被時(shí)序分析器分析，將被排除出時(shí)序邏輯。設(shè)計(jì)細(xì)分如圖311：如圖311 發(fā)端FPGA設(shè)計(jì)細(xì)分發(fā)端采用同步設(shè)計(jì)，所有觸發(fā)器均使用系統(tǒng)時(shí)鐘，分頻模塊輸出全部接到觸發(fā)器的使能端。首先，根據(jù)發(fā)端FPGA所要完成的功能將設(shè)計(jì)分為三個(gè)子模塊。就可以設(shè)計(jì)FPGA了。下面將根據(jù)FPGA的設(shè)計(jì)流程來進(jìn)行本設(shè)計(jì)。將位流文件下載到FPGA器件內(nèi)部后進(jìn)行實(shí)際器件的物理測(cè)試即為電路驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。使用電纜下載時(shí)有多種直載方式，如對(duì)Xilinx公司的FPGA下載可以使用JTAG Programmer、Hardware Programmer、PROM Programmer三種方式，而對(duì)Altera公司的FPGA可以選擇JTAG方式或Passive Serial方式。FPGA設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。在綜合與時(shí)序仿真過程中交互使用PrimeTime進(jìn)行時(shí)序分析，滿足設(shè)計(jì)要求后即可進(jìn)行FPGA芯片投片前的最終物理驗(yàn)證。利用此軟件查看關(guān)鍵路徑或設(shè)計(jì)者感興趣的通路的時(shí)序，并對(duì)其進(jìn)行分析，再次對(duì)原來的設(shè)計(jì)進(jìn)行時(shí)序結(jié)束，可以提高工作主頻或減少關(guān)鍵路徑的延時(shí)。Synopsys公司的PrimeTime是一個(gè)很好的時(shí)序分析工具，利用它可以達(dá)到更好的效果。靜態(tài)時(shí)序分析器可以用來檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通中性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。 時(shí)序分析在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。（5）配置：產(chǎn)生FPGA配置時(shí)的需要的位流文件。在布局布線過程中，可同時(shí)提取時(shí)序信息形成報(bào)靠。 （3）布局與布線：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來完成；布線是指利用自動(dòng)布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。通?？煞譃槿缦挛鍌€(gè)步驟:（1）轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫文件中。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 仿真驗(yàn)證從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。對(duì)于綜合來說，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。 設(shè)計(jì)綜合綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。通常，F(xiàn)PGA廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理。HDL語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器（如Synopsys公司的FPGA Compiler II或FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在Altera公司Quartus軟件環(huán)境下，可以使用Momory Editor對(duì)內(nèi)部memory進(jìn)行直接編輯置入數(shù)據(jù)。 設(shè)計(jì)輸入設(shè)計(jì)輸入包括使用硬件描述語言HDL、狀態(tài)圖與原理圖輸入三種方式。FPGA設(shè)計(jì)分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖310所示。它受控于FPGA的DAC_STROBE端口，負(fù)責(zé)將第一路碼轉(zhuǎn)換為模擬信號(hào)并輸出到外部接口。如果將各模塊直接用線連起來會(huì)很復(fù)雜，因此采用網(wǎng)標(biāo)的連接方式。解復(fù)用后的第二路與第三路數(shù)據(jù)通過兩組8個(gè)LED燈反映出來。收端主圖如圖38所示，與發(fā)端主圖有相似之處。同樣。LED數(shù)碼管采用共陽極，公共端接P