【正文】 。 end if。 then時 鐘上升沿有效暫存輸入數(shù)據(jù) regester=regester(6 downto 0)amp。event and clkin=39。同步碼捕捉狀態(tài)標(biāo)志 0 表捕捉態(tài)， 1 表示同步態(tài) signal syncount,lostcount:std_logic_vector(1 downto 0):=00。雙幀計數(shù)器 以位為單位 signal catch:std_logic:=39。 architecture behave of fenjieqi is signal regester,singlecount:std_logic_vector(7 downto 0):=00000000。 輸出 30 位邏輯矢量時隙脈沖信號，與 dataout 相與的結(jié)果就是所選擇的一路語音 輸出 clkout,dataout:out std_logic)。 entity fenjieqi is port(datain,clkin:in std_logic。 use 。 end behav。 clkout=clkin。接著發(fā)其他位 end if。時隙的第一個時鐘上升沿輸出最高位 else temp(7 downto 1):=temp(6 downto 0)。 temp:=regester。 除 F0 幀外，每幀的第 16 時隙都傳信令信息 else regester:=datain。 雙幀計數(shù)為 32 時傳勤務(wù)信息 elsif tscount=000010000 then regester:=00001111。記錄當(dāng)前輸出的是第幾路信號 if bitcount=000 then if tscount(5 downto 0)=000000 then regester:=10011011。139。定義一個中間變量，用于數(shù)據(jù)的串行輸出 begin if clkin39。 p2:process(clkin) variable regester:std_logic_vector(7 downto 0)。 end if。139。139。 then if bitcount=111 then bitcount:=000。event and clkin=39。時隙計數(shù)器 shared variable bitcount:std_logic_vector(2 downto 0)。輸出時鐘 end fujieqi。 輸出串行數(shù)據(jù)流 ads:out std_logic_vector(4 downto 0)。 datain: in std_logic_vector(7 downto 0)。定義了 std_logic， std_logic_vector 類型 use 。 24 仿真圖： 一次群復(fù)接器程序與仿真圖 時分復(fù)接器 輸入一個 8 位數(shù)據(jù)總線 (即 30 路 PCM 話音并行數(shù)據(jù)共用總線 ), 輸入一個一次群串行位同步時鐘 輸出一個一次群串行合路數(shù)據(jù)流 ；一個一次群串行位同步時鐘 信號 一個 5 位時隙地址總線信號 (即 30 路 PCM 話音并行地址總線 ) （其說明當(dāng)前輸入的數(shù)據(jù)總線上是哪個時隙數(shù)據(jù)） 此程序要特別注意器件的選擇，該程序選擇 cyclone 系列 EP1C6Q240C8 時得到所期望的結(jié)果 若選用其他器件譬如 Stratix II 系列的器件會丟失第一路信息 library ieee。 clkout=clkin。 emp=(hh(4)or hl(4))。 temphl(4 downto 1):=temphl(3 downto 0)。 end if。datainhl。 if temphl=10001 then temphl:=10000。039。 begin if clkin39。 end process。 hh=temphh。 end if。 elsif (temphh=10010 or temphh=10011) then temphh:=0000amp。 then temphh(0):=datainhh。event and clkin=39。 begin AHH:process(clkin) variable temphh:std_logic_vector(4 downto 0)。 architecture behavior of hdbdecode is signal hh,hl:std_logic_vector(4 downto 0)。 clkout:out std_logic)。 datainhl:in std_logic。 entity hdbdecode is port( clkin:in std_logic。 仿真圖： HDB3 譯碼器程序與仿真圖 輸入為兩路雙極性 ，占空比為 50%的 的去取樣時鐘 輸出為一路單極性 ，占空比為 50%的 的去取樣時鐘 library ieee。 clkout=clkin。 temp(3 downto 1):= temp(2 downto 0)。 end if。 end if。 county:=not county。 dataouthl=39。 else dataouthh=39。039。139。039。039。039。 end if。139。039。039。139。 兩個四連零 間 1 的 偶 temp:=1001。 county:=not county。 dataouthl=39。 dataouthh=39。兩個四連零 間 1 的 奇偶 if count1=1 then兩個四連零 間 1 的 奇偶 count1:=0。 if count0=4 then檢測到 0000，處理 4 位寄存器 count0:=0。 else temp(0):=datain。 end if。139。039。 county:=not county。 dataouthl=39。 else if county then首位 1 處理 輸出 dataouthh=39。 dataouthl=39。 then首位 0 處理 輸出 dataouthh=39。 if temp(3)=39。 temp(0):=datain。139。039。 begin if clkin39。 variable county:boolean。 end hdbnecode。 dataouthl:out std_logic。 datain:in std_logic。 use 。 use 。 end behavior。 end process。 end case。1。0000000amp。1。0000001amp。10。000001amp。100。00001amp。1000。0001amp。10000。001amp。100000。01amp。1000000。1amp。139。 process(clkin) begin if clkin39。 architecture behavior of PCMdecode is signal temp:std_logic_vector(2 downto 0)。 clkout:out std_logic)。 C:in std_logic_vector(7 downto 0)。 use 。 end behavior。 end process。 end if。D(2)amp。D(4)amp。039。amp。39。039。 else C=D(12)amp。D(2)amp。D(4)amp。139。amp。39。039。 then C=D(12)amp。 elsif D(5)=39。D(3)amp。D(5)amp。039。amp。39。039。 then C=D(12)amp。 elsif D(6)=39。D(4)amp。D(6)amp。139。amp。39。039。 then C=D(12)amp。 elsif D(7)=39。D(5)amp。D(7)amp。039。amp。39。139。 then C=D(12)amp。 elsif D(8)=39。D(6)amp。D(8)amp。139。amp。39。139。 then C=D(12)amp。 elsif D(9)=39。D(7)amp。D(9)amp。039。amp。39。139。 then C=D(12)amp。 elsif D(10)=39。D(8)amp。D(10)amp。139。amp。39。139。 then C=D(12)amp。 then if D(11)=39。event and clkin=39。 end PCMencode。std_logic_vector 全拼 standard_logic 標(biāo)準(zhǔn)邏輯矢量 C :out std_logic_vector(7 downto 0)。定義了 std_logic， std_logic_vector 類型 entity PCMencode is port(clkin :in std_logic。 位同步 原理 圖： 相位比較 PCC 數(shù)字濾波 DLE 受控分頻 DCO Data_In Phase error Insert signal Reduce signal Clk_Est Clk 18 5 通信系統(tǒng)課程設(shè)計各模塊編程與上機實現(xiàn) PCM 編碼程序與仿真圖 PCM 編碼，符合 ITUT 建議 一個輸入為 13 位邏輯矢量的均勻量化值，一個 8000HZ 占空比為 1/32 的取樣脈沖 輸出為八位邏輯矢量的 A 律 PCM 編碼，和一個 8000HZ 的時鐘 雖然設(shè)計要求輸入輸出 ，個 人覺得用不上，故舍去了 quartus 軟件是以下標(biāo)大的位為高位，所以十三位輸入采用 D(12)為符號位 library ieee。外同步法是一種利用輔助信息同步的方法，需要在信號中另外加入包含碼元定時信息的導(dǎo)頻或數(shù)據(jù)序列。 2）位同步是為了在準(zhǔn)確的時刻對接收碼元進行判決，以及對接收碼元能量正確積分，它是從接收碼元的起止時刻產(chǎn)生一個碼元同步脈沖序列。 16 同步模塊原理 在數(shù)字通信系統(tǒng)中，同步包括載波同步，碼元同步（位同步），群同步（幀同步），網(wǎng)同步四種，本課程設(shè)計主要用到幀同步與位同步。 一次群時分分接器原理 分接器的功能是將 32 路合路的 64K/S 的分路信號，同時生成 32 路時隙脈沖。 流程圖如下： 源碼 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 HDB3 碼 +1 0 0 0 +1 1 0 0 0 1 +1 1 +1 0 0 1 +1 0 0 1 +1 H+ 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 H 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 15 一次群時分復(fù)接器原理 復(fù)接器的 功能是將 30 路 PCM 信號與幀同步和勤務(wù)信號綜合成一路 ，并包括生成時隙地址信號。 14 6）更新“ B00V”“ 000V”時，更新信息 count0， count1， co