【正文】 塊逐一實現(xiàn)。輸出信號的碼速率為 256Kbps。 A/D 變換的信碼經(jīng)過 FPGA 處理顯示到七段譯碼管上，它代表變換前模擬信號的電壓值。同時，第一路并行碼通過 FPGA 的處理，顯示到七段數(shù)碼管上。在收端， FPGA 首先從串行碼中提取位時鐘，然后識別幀同步。在發(fā)端， FPGA對 A/D變換數(shù)據(jù)、 DIP1 數(shù)據(jù)和 DIP2 數(shù)據(jù)插入幀同步碼，形成一幀，對此幀按位時分復(fù)用并串行發(fā)送出 去。 3 系統(tǒng)原理和各模塊設(shè)計 系統(tǒng)原理及框圖 首先介紹系統(tǒng)的工作過程。 （ 3）準同步復(fù)接 準同步復(fù)接是指參與復(fù)接的各個低速信號使用各自的時鐘，但各支路的時鐘需要在一定的容差范圍內(nèi)。 （ 2）異步復(fù)接 將沒有統(tǒng)一標稱頻率的不同支路數(shù)字信號進行復(fù)接的方式成為異步復(fù)接。因此需要對支路進行相位調(diào)整。 （ 1）同步復(fù)接 同步復(fù)接被復(fù)接的各個支路信號在時間上是完全同步的。 （ 3）按幀復(fù)接 這種方法是每次復(fù)接一個之路的一幀數(shù)碼，它的特點是復(fù)接時不破壞原來的幀結(jié)構(gòu)，有利于交換，但要求有更大的存儲容量。復(fù)接后的碼順序是每個時隙為一路 n位碼。這種復(fù)接方法的特點是設(shè)備簡單、只需小容量存儲，易于實現(xiàn)。這 N位碼形成第一時隙。 （ 1）按位復(fù)接 按位復(fù)接的方法是每次只復(fù)接每一個支路的一位碼。恢復(fù)單元與調(diào)整單元相對，負責把分接出來的各支路信號復(fù)原。數(shù)字復(fù)接器是由定時、調(diào)整和復(fù)接單元所組成；數(shù)字分接器是由同步、定時、分接和恢復(fù)單元所組成。 圖 11 數(shù)字復(fù)接系統(tǒng)方框圖 如圖 11 所示，數(shù)字復(fù)接系統(tǒng)包括數(shù)字復(fù)接器 (digital multiplexer)和數(shù)字分接器 (digital demultiplexer)兩部分。 1 數(shù)字復(fù)接系統(tǒng)簡介 在數(shù)字通信網(wǎng)中，為了擴大傳輸容量和提高傳輸效率常常需要把若干個低速數(shù)字信號合并成為一個高速數(shù)字信號，然后再通過高速信道傳輸，這就是所謂的數(shù)字復(fù)接技術(shù)。 PLD/FPGA 的這些優(yōu)點使得PLD/FPGA 技術(shù)在 90年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言的進步。在 PCB 完成以后，還可以利用 PLD/FPGA的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。 PLD/FPGA 如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。 PLD/FPGA 是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，它的影響絲毫不亞于 70 年代單片機的發(fā)明和使用。 38 第 5 頁 共 63 頁 ____________________________________________________________________________________________________ 引言 數(shù)字復(fù)接、分接技術(shù)發(fā)展到 80 年代已經(jīng)趨于成熟，形成了完善的 EI、 TI 系列。 36 參考文獻 34 目 錄 第 4 頁 共 63 頁 ____________________________________________________________________________________________________ 6 結(jié)論 32 Verilog 語言簡介 32 5 QuartusII 軟件及 Verilog 語言簡介 26 Altera Flex10K10 介紹 25 并行 D/A 的工作原理 22 數(shù)字鎖相環(huán)原理及設(shè)計 20 解復(fù)用模塊 19 數(shù)字鎖相模塊 16 編譯與仿真 15 顯示模塊 14 復(fù)接模塊 13 分頻模塊 11 設(shè)計輸入 9 FPGA 的 設(shè)計流程 6 發(fā)端系統(tǒng)設(shè)計 6 系統(tǒng)原理及框圖 6 3 系統(tǒng)原理和各模塊設(shè)計 5 2 數(shù)字復(fù)接方法及方式 1 1 數(shù)字復(fù)接系統(tǒng)簡介 第 3 頁 共 63 頁 ____________________________________________________________________________________________________ 引言 Verilog HDL。 Framesynchronize。設(shè)計者的工作包括：系統(tǒng)各部分電路元件的確定、確定系統(tǒng)框圖、畫出系統(tǒng)原理圖、根據(jù)原理圖設(shè)計 FPGA 的 RTL代碼、綜合、仿真 RTL 代碼、設(shè)計 PCB板和在線調(diào)試 FPGA 功能。在收端， FPGA 首先提取位同步，然后識別幀同步，一旦識別出幀同步，F(xiàn)PGA 分別解復(fù)用三路數(shù)據(jù)。這四路碼組成一幀，由 FPGA 對其時分復(fù)用。收端的 FPGA 包括數(shù)字鎖相環(huán)模塊、解復(fù)用模塊和電壓顯示模塊。發(fā)端 FPGA 包括分頻模塊、復(fù)用模塊和電壓顯示模塊。發(fā)端系統(tǒng)有三路并行數(shù)據(jù)輸入： A/D 轉(zhuǎn)換數(shù)據(jù)，撥碼開關(guān) 1 路和撥碼開關(guān) 2 路。 第 1 頁 共 63 頁 ____________________________________________________________________________________________________ 摘 要 本設(shè)計實現(xiàn)多路數(shù)據(jù)時分復(fù)用和解復(fù)用系統(tǒng)。設(shè)計分為發(fā)端和收端，以 FPGA 作為主控核心。這三路數(shù)據(jù)在 FPGA 的控制下作為串行碼分時輸出。在收端，串行數(shù)據(jù)進入 FPGA，并由FPGA 提取位時鐘，識別幀同步并解復(fù)用發(fā)端打包的三路碼。發(fā)端 FPGA 輸入有三路 8bit 數(shù)據(jù)：第一路為 A/D 數(shù)據(jù)、第二路和第三路是撥碼開關(guān)產(chǎn)生的數(shù)據(jù)，另外 插入一路巴克碼。 A/D 輸入端的模擬信號的電壓值通過 FPGA 處理，顯示在數(shù)碼管上。本文詳細闡述了此系統(tǒng)的設(shè)計方法，制作過程以及制作過程中的問題。 關(guān)鍵字： 數(shù)字鎖相環(huán)；幀同步；時分復(fù)用； Verilog HDL 語 言；串行 A/D 變換； 第 2 頁 共 63 頁 ____________________________________________________________________________________________________ Abstract The system is designed for data multiplexed and demultiplexed. It is based on TDM. The system includes the transmitter and the receiver. They are implemented mainly by FPGA. There are three inputs in the transmission system: data from A/D converter, DIP1 and DIP2. The three channels are out serially and timedivisional under the FPGA’s control. The FPGA in the transmitter is divided into four modules which are frequency divider, Barker generator, data multiplexer and voltage display. Voltage display is used for processing the data converted by ADC and sending it to the LED. The serial data are serial shifted into the FPGA in the receiver. Bitsynchronize and framesynchronize are both picked up, and then demultiplex. The FPGA in the receiver is divided into three modules which are digital PLL, data demultiplexer and voltage display. The transmitter will multiplex four ways of 8bit parallel data. The first way is ADC data, the second and the third way is generated by dipkey. The other is Barker code used for frame synchronizing. The receiver will maintain the bit synchronizing, recognize one frame and demultiplex three ways data. The essay will discuss the design progress, the programming idea and some problems. Works have to be done by the designer are: Specify all system ponents, Make system specification, Draw system schematics, Write RTL code according the schematics, Synthesis and simulate the RTL code, Design the PCBs, Validate the functions of the FPGA online. Keywords: DPLL。 TDM。 Serial A/D convert。 6 數(shù)字復(fù)接的方法 6 數(shù)字復(fù)接的方式 7 收端系統(tǒng)設(shè)計 11 設(shè)計綜合 12 仿真驗證 12 設(shè)計實現(xiàn) 12 時序分析 12 發(fā)端 FPGA 設(shè)計 18 收端 FPGA 設(shè)計 21 顯示模塊 22 編譯與仿真 23 串行 A/D 工作原理 27 4 系統(tǒng)調(diào)試 32 QuartusII 軟件簡介 35 謝辭 37 附錄 它使得多路低速信號可以在高速信道中傳輸，同時提高信道的利用率?？梢院敛豢鋸埖闹v ， PLD/FPGA 能完成任何數(shù)字器件的功能，上至高性能 CPU,下至簡單的 74電路，都可以用 PLD/FPGA 來實現(xiàn) 。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。使用 PLD/FPGA 來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB 面積，提高系統(tǒng)的可靠性 。 本設(shè)計主要利用了 FPGA 及 Verilog HDL 語言來設(shè)計數(shù)字復(fù)、接分接系統(tǒng)。數(shù)字復(fù)接是一種已經(jīng)非常成熟的技術(shù)，廣泛地應(yīng)用于無線通信、光通信和微波接力通信。數(shù)字復(fù)接器是把兩個或多個低速的支路數(shù)字信號按照時分復(fù)用方式合并成為一路高速的合路數(shù)字信號的設(shè)備；數(shù)字分接器是把合路數(shù)字信號分解為原來的支路數(shù)字信號的設(shè)備。定時單元給設(shè)備提供統(tǒng)一的基準時間信號，同步單元給分接器提供與復(fù)接器基準時間同步的時間信號，調(diào)整單元負責同步輸入的各支路信號。 第 6 頁 共 63 頁 ____________________________________________________________________________________________________ 2 數(shù)字復(fù)接方法及方式 數(shù)字復(fù)接的方法 數(shù)字復(fù)接的方法主要有按位復(fù)接、按字復(fù)接和按幀復(fù)接三種。復(fù)接后，碼序列中的第一位表示第一路中的第一位碼；第二位表示第二路的第一位碼；以此類推，第 N 位表示第 N 路的第一位碼。同樣，第二時隙是有每路的第二位碼復(fù)接而成。 （ 2）按字復(fù)接 按字復(fù)接就是每次復(fù)接支路的一個字或字節(jié)