【正文】
其設(shè)計細(xì)分如圖320。因此直接在頂層進行時序仿真。 。 Device 。 trans_top 。 +++ 第 19 頁 共 63 頁 ____________________________________________________________________________________________________ ??刂谱植捎玫碗娖接行?,通過一個 5 位的循環(huán)移位寄存器來控制。如此循環(huán)直到二進制數(shù)字小于一萬。查表法速度快,只需要一個時鐘周期時間,但是程序冗長,編寫工作量大,同時占用大量的 FPGA 資源,是典型的面積換速度;計算法速度慢,數(shù)值越大,轉(zhuǎn)換時間越長。顯示模塊又分為三個子模塊:乘法模塊、二進制到 BCD 轉(zhuǎn)換模塊和顯示掃描模塊。復(fù)接模塊的寄存器傳輸級電路圖如圖 314, 圖 314 復(fù)接模塊寄存器傳輸級電路圖 復(fù)接模塊的核心也是自歸零計數(shù)器。圖 313 是分頻器的寄存器傳輸級電路圖, 第 15 頁 共 63 頁 ____________________________________________________________________________________________________ 圖 313 分頻器傳輸級電路圖 分頻模塊的設(shè)計思想實現(xiàn)計數(shù)器。行波時鐘不能被時序分析器分析,將被 排除出時序邏輯。下面將根據(jù) FPGA 的設(shè)計流程來進行本設(shè)計。在綜合 與時序仿真過程中交互使用 PrimeTime 進行時序分析,滿足設(shè)計要求后即可進行FPGA 芯片投片前的最終物理驗證。 時序分析 第 13 頁 共 63 頁 ____________________________________________________________________________________________________ 在設(shè)計實現(xiàn)過程中,在映射后需要對一個設(shè)計的實際功能塊的延時和估計的布線延時進行時序分析;而在布局布線后,也要對實際布局布線的功能塊延時和實際布線延時進行靜態(tài)時序 分析。 ( 3)布局與布線:布局是指從映射取出定義的邏輯和輸入輸出塊,并把它們分配到 FPGA 內(nèi)部的物理位置,通?;谀撤N先進的算法,如最小分割、模擬退火和一般的受力方向張弛等來完成;布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。對于綜合來說,滿足要求的方案可能有多個,綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。 設(shè)計輸入 設(shè)計輸入包括使用硬件描述語言 HDL、狀態(tài)圖與原理圖輸入三種方式。另外,為周邊板提供電源和數(shù)據(jù)接口的插針也要設(shè)計出來。小數(shù)點的位置固定不變,因此只需將獨立 LED 的小數(shù)點設(shè)計為常亮。 11223344D DC CB BA AT i t l eN um be r R e vi s i onS i z eA4D a t e : 2021 5 16 S he e t of F i l e : D : \我的文檔 \ ..\ A D .S C H D O C D r a w n B y :R E F +1A N L G I N2R E F 3GND4CS5DO6I / O C L K7V C C8A D _T L C 150KR P ot 1V C C 5VS2C2S E R I A L _A D _I OF S T _D A T A _I N12J P _M I C 1S E R I A L _A D _C SV C C 5VGNDGNDV C C 5VV C C 5V GNDGND12H e a de r 2J P _P ow e r 1V C C 5VGND123H e a de r 3J P _A DS E R I A L _A D _C SS E R I A L _A D _I OF S T _D A T A _I NV C C V C C 1VCC 5VVCC 5V 圖 35 A/D 變換圖 第 9 頁 共 63 頁 ____________________________________________________________________________________________________ LED 顯示圖如圖 36所示,我用五位 LED 顯示模擬電壓值。 11223344D DC CB BA AT i t l eN um be r R e vi s i onS i z eA4D a t e : 2021 5 16 S he e t of F i l e : D : \我的文檔 \ ..\ T R A N S _D X P _V C H D O C D r a w n B y :C L K1IN2D E V _C L R3D A T A 75D A T A 66D A T A 57D A T A 48D A T A 39D A T A 210D A T A 111D A T A 012D C L K13nCE14T D I15I / O16I / O17I / O18I / O19I / O21I / O22I / O23I / O24I/O25I/O27I/O28I/O29I/O30M S E L 031M S E L 132nC O N F I G34I/O35I/O36I/O37I/O38I/O39C L K43IN44I/O47I/O48I/O49I/O50I/O51I/O52I/O53I/O54nS T A T U S55T R S T56T M S57I/O58I/O59I/O60I/O61I/O62I/O64I/O65I/O66I/O67I N I T _D O N E69R D Y nB U S Y70I/O71I/O72C L K U S R73T D O74nCEO75C O N F _D O N E76T C K77nC S78CS79nW S80nR S81D E V _O E83IN84VCCINT4VCCINT20GNDINT26VCCINT33VCCINT40GNDINT41VCCINT45GNDINT46VCCINT63GNDINT68GNDINT82IN42E P F 112345678161514131211109S312345678161514131211109S2V C C 5VV C C 5V22uFC9C2C8C7S E R I A L _A D _C SSEC_DATA_IN 7SEC_DATA_IN 6SEC_DATA_IN 5SEC_DATA_IN 4SEC_DATA_IN 3SEC_DATA_IN 2SEC_DATA_IN 1SEC_DATA_IN 0THI_DATA_IN 7THI_DATA_IN 6THI_DATA_IN 5THI_DATA_IN 4THI_DATA_IN 3T H I _D A T A _I N 2THI_DATA_IN 1THI_DATA_IN 0V C C 5VV O L T _D I S P _C T L 4V O L T _D I S P _C T L 3V O L T _D I S P _C T L 2V O L T _D I S P _C T L 1VOLT_DISP_CTL 012345678910J1D C L KGNDC O N F _D O N EV C C 5VnC O NnS T A T U SD A T A 0GNDnC O NC O N F _D O N ED C L KnS T A T U SD A T A 0S1R E S E T _NR E S E T _N12J P _B I T _O U T 1F S T _D A T A _I NS E R I A L _A D _I O123456789H e a de r 9R S 2123456789H e a de r 9R S 1NC1GND2C L K3V C C4AOCA C T I V E O C 1V C C 5VG C L K _I NGNDG C L K _I NT H I _D A T A _I N 7T H I _D A T A _I N 6T H I _D A T A _I N 5T H I _D A T A _I N 4T H I _D A T A _I N 3T H I _D A T A _I N 2T H I _D A T A _I N 1T H I _D A T A _I N 0S E C _D A T A _I N 7S E C _D A T A _I N 6S E C _D A T A _I N 5S E C _D A T A _I N 4S E C _D A T A _I N 3S E C _D A T A _I N 2S E C _D A T A _I N 1S E C _D A T A _I N 0V O L T _D I S P 0V O L T _D I S P 1V O L T _D I S P 2V O L T _D I S P 3GNDGNDB I T _O U TB I T _O U TVCC 5VVCC 5VVCC 5VVCC 5VVC