【正文】 固件庫是由ST 公司 提供，免去了開發(fā)者相當(dāng)多的煩瑣工作， 讓開發(fā)者把主要精力放在編程方面，提高了開發(fā)效率 。 主要參數(shù)： 、 、 、 、 5V和可調(diào)電壓的型號 節(jié)省空間的 SOT223 和 LLP 封裝 電流限制和熱保護(hù)功能輸出電流可達(dá) 1A 線性調(diào)整率： % (Max) 負(fù)載調(diào)整率： % (Max) 溫度范圍： 0℃ ~125℃ 。本系統(tǒng)中用到的是降壓型 DCDC 轉(zhuǎn)換 器。 圖 雙口 RAM IDT7133 硬件連接圖 采集系統(tǒng)的供電電源設(shè)計(jì)方案 電源是 整個(gè)系統(tǒng)各個(gè) 芯片工作的能量來源，有的芯片需要一種 電源，有的芯片需要 2 種到 3 種電源，電源部分的設(shè)計(jì) 的好壞對整個(gè)系統(tǒng)運(yùn)行的 安全性和哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 26 可靠性 影響 非常大 ，是整個(gè)系統(tǒng) 穩(wěn)定 工作的基礎(chǔ)。 圖 (a) 第一片 AD7656 硬件連接原理圖 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 24 圖 (b)第二片 AD7656 硬件連接原理圖 基于雙口 RAM的雙 CPU通訊電路 IDT7133 采用 +5V 電源供電，管腳可識別的高電平電壓為 ，微控制 STM32 管腳輸出的高電平為 ，所以 IDT7133 可以識別 STM32 I/O 口的高電平 操作，又由于 STM32 微控制的管腳是和 5V 相兼容的，所以也可以讀取來自 IDT7133 管腳的信號，因此 IDT7133 和微控制器的管腳可以直接相連，無需電平轉(zhuǎn)換工作 。 AGND 接在模擬地上。 圖 AD7656 并行接口字模式下的讀操作數(shù)據(jù)流 兩片 AD7656 的硬件連接設(shè)計(jì) 如圖 （ a）和圖 （ b） ： 第一片 AD7656 的 V1V6 和第二片 AD7656 的 V1V3 分別與 9 路加速度計(jì)輸出信號連接，輸出信號首先要經(jīng)過調(diào)理電路再連接到 AD7656。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 21 圖 巴特沃斯二階低通濾波電路 圖 本系統(tǒng)中的低通濾波電路 AD7656 管腳連接 設(shè)計(jì) AD7656 的工作是由微控制器 STM32 控制的， 所以首先將 AD7656 的VDRIVE 管腳接在與微控制器 STM32 工作電源相同的 上， VDRIVE 管腳是邏輯電源輸入，輸入電壓用于確定接口的運(yùn)行電壓，因此 AD7656 的各個(gè)管腳的邏輯電平就和微控制器 STM32 的 I/O 的邏輯 電平一致，可以直接連接在一起，無需 電平轉(zhuǎn)換。 減法電路 圖 典型減法電路 根據(jù)減法電路功能可知： VAO= 1RRf (VAOPVAON)， 由于 AD7656 的輸入哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 20 范圍可設(shè)為 ? 5V 或 ? 10V，本系統(tǒng)設(shè)置為 ? 5V 輸入范圍，而加速度計(jì)的差分輸出范圍為 ? 4V，所以此處需使用合適的電阻使得 Rf/R1=， 即可使 VAO的輸出信號范圍放大至 ? 5V，其所對應(yīng)的加速度值不變?nèi)詾?? 2g，所以分辨率增加至 2500mV/g。 兩種輸出形式對應(yīng)的加速度量程都是 2g~+2g，分辨率都是 2021mV/g。 Cyclone II 2C35 FPGA 采用全銅層、低 K 值、 伏 SRAM 工藝設(shè)計(jì)，裸片尺寸盡可能最小優(yōu)化。 FPGA 有四 種 配置模式： 串行模式是使用串行 PROM 對 FPGA 編程 ； 并行主模式 是 使用 一片 FPGA 和 一片 EPROM 的 工作 方式；主從模式 可以用 一片PROM 編程多片 FPGA；外設(shè)模式 是 將 FPGA 作為 MCU 的外設(shè)，由 MCU 對其編程 [8]。 FPGA選型 FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列， 是 20 世紀(jì) 80年代中期出現(xiàn)的高密度可編程邏輯器件， 它是在 PAL、 GAL、 EPLD 等邏輯器件的基礎(chǔ)上發(fā)展起來的 [6]。高電平時(shí)，芯片是低功耗狀態(tài)。兩側(cè)端口均可獨(dú)立的對 IDT 7133 內(nèi)部存 儲單元進(jìn)行訪問。 雙口 RAM IDT 7133 在 雙 CPU之間的通信常采用以下 幾種方式： （ 1）串 行 通信 ： 串行數(shù)據(jù)傳輸時(shí)，數(shù)據(jù)是一位一位的在通信線上傳輸?shù)模?這種方式 傳輸設(shè)備 相對簡單 ，應(yīng)用也比較廣泛，但一般用于數(shù)據(jù)量較少、傳輸速率慢、實(shí)時(shí)性要求不高的場合。 VDD： 正電源端。為 ADC 核供電，與 DVCC 之間電勢差不應(yīng)超過 。 DVCC ： 5 V 的 數(shù)字電源。可以將模擬電路和數(shù)字電路集成在一個(gè)芯片內(nèi)部，提升芯片的性能并且降低成本和提升整體性能。其中 1221L002 型 有以下特點(diǎn)： 量程： ? 2g 低噪聲 ： 5? g/ HZ 分辨率： 2021mV/g 頻率響應(yīng)： 0400Hz 內(nèi)部集成溫度傳感器 ? 4V的差分輸出或者 響應(yīng)直 流或交流加速度 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 10 完全校準(zhǔn) 55 到 +125℃ 工作環(huán)境 電源： +5V直流電壓， 8mA 內(nèi)部集成傳感器和運(yùn)放 底座封裝： LCC 或 JLead 貼片式 與 Model 1210 相兼容的管腳排列 20 個(gè)引腳 的 功能介紹： AO 和 AON：加速度信號輸出端，均為電壓信號 VDD：管腳 9， 11， 14 接 +5V直流電源 GND：管腳 2， 5， 6， 18， 19 接地 DV：管腳 4 是偏轉(zhuǎn)電壓，通常懸空 VR：管腳 3 基準(zhǔn)電壓，接 +5V ：管腳 17 基準(zhǔn)電壓，接 + IT ：管腳 8 溫度 依賴電流源 其他管腳無連接 A/D 芯片選型 由于加速度計(jì) Model 1221 采用差分輸出模式工作時(shí)零點(diǎn)漂移可以被抑制的很小， 可以幫助提高采樣進(jìn)度， 而且還可以提高分辨率 ，所以本系統(tǒng)中采用差分輸出，輸出的電壓信號經(jīng)過調(diào)理放大后加速度計(jì)的分辨率可增加至5000mV/g，此時(shí)電壓信號范圍放大至 ? 5V。 目前的加速度計(jì)多采用 MEMS 技術(shù) 進(jìn)行設(shè)計(jì)和制造，MEMS 加速度計(jì)具有體積小、重量輕、功耗低等優(yōu)點(diǎn)。根據(jù)調(diào)查表明，目前嵌入式計(jì)算機(jī)的種類和數(shù)量都遠(yuǎn)遠(yuǎn)超過了以往的通用型計(jì)算機(jī)。介紹了 導(dǎo)航計(jì)算機(jī) 數(shù)據(jù)解算 模塊硬件部分的設(shè)計(jì)思路，詳細(xì)的描述了 FPGA 內(nèi)部邏輯資源的設(shè)計(jì)過程，最后介紹了 Nios II 的軟件開發(fā)平臺 Nios II IDE。數(shù)據(jù)解 算系統(tǒng)的硬件平臺 使用 Altera DE2 開發(fā)板，利用開發(fā)板中主要資源有 CycloneII系列的 FPGA、 SDRAM、 Flash 等， 采用 SOPC 技術(shù)將 Altera NiosII 處理器嵌入在 FPGA 內(nèi)部 邏輯 資源中，由 NiosII 處理器對九路加速度計(jì) 輸出的比力 信號解算，進(jìn)而得到所需的導(dǎo)航信息參數(shù) 。 還有 一些設(shè)計(jì)是采用 ARM 或 PowerPC 核的處理器，優(yōu)點(diǎn)是比較擅長數(shù)據(jù)交換和對外設(shè)的控制，但是對導(dǎo)航參數(shù)的解算能力不如 DSP。雖然無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)提出了很多年，但是由于早期的加速度計(jì)性能不夠好，因此一直沒有得到廣泛的重視， 但 隨著各種新型加速度計(jì)的出現(xiàn)，加速度計(jì)的精度也取得了迅猛的發(fā)展，目前加速度計(jì)的分辨率 已經(jīng)達(dá)到了 10 6? g，斯坦福大學(xué)和耶魯大學(xué)實(shí)驗(yàn)室制造的原子干涉加速度計(jì)分辨率已經(jīng)達(dá)到了 10 10? g，而且隨著技術(shù)的更新，加速度計(jì)的成本也越來越低 [7]。 1975 年， 等人提出了 9 加速度計(jì)的力學(xué)編排方案。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 3 無陀螺捷聯(lián)慣導(dǎo)系統(tǒng) 無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)（ GFSINS） 就是 指 慣性原件只有加速度，舍棄陀螺儀，從加速度計(jì)測量的比力中解算出載體的角速度信息的系統(tǒng) [4]。 所以慣性導(dǎo)航廣泛的應(yīng)用于航空、航天、航海領(lǐng)域，也會被用在大地測量、地質(zhì)勘探等方面的定位、測斜工作。 關(guān)鍵詞 ： GFSINS；導(dǎo)航計(jì)算機(jī)； FPGA； SOPC； STM32； 雙口 RAM 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 II Abstract Gyroscope Free Strapdown Inertial Navigation System(GFSINS) is a kind of Inertial Navigation System, accelerometers are derectly fixed in the carrier without using gyroscope. So acceleration is the exclusive in formation source, we can get all the navigation parameters by puting. Compared with The Platformtype Inertial Navigation System The Strapdown Inertial Navigation System is high reliability, longevity, small volume and so on. Compared with Strapdown Inertial Navigation System with gyroscope, GFSINS is low cost, low power, promote reaction, wide dynamic range and so on. With the emergence of submicron technology, FPGA chips have bee more and more popular, thus making the system on a programmable chip (SOPC) design the mainstream technique in embedded system design field. Take the features and application requirements of gyroscope free strapdown inertial navigation system with nine accelerometers into consideration, the thesis put forward a hardware design scheme of gyroscope free strapdown inertial navigation puter based on FPGA. The system includes data acquisition module and data decoding module two parts. In the data acquisition module, two AD7656 chips will change the analog signals from nine accelerometers into digital signals controlled by STM32. In the data decoding module, the internal hardware logic of FPGA is constructed by SOPC technology. The key algorithm is acplished by highperformance 32bit processor Nios II, in which realized the floating point arithmetic. Finally, the principle chart and PCB design is finished, making a test model, laying the foundation for the further research work of GFSINS. Keywords： GFSINS； Navigation puter； FPGA； SOPC； STM32； DPRAM 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 III 目錄 摘要 ............................................................................................................................... I Abstract ........................................................................................................................ II 第 1章 緒論 ................................................................................................................ 1 慣性導(dǎo)航系統(tǒng)簡介 ........................................................................................... 1