基于fpga的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)數(shù)字電子技術(shù)課程設(shè)計(jì)-免費(fèi)閱讀
【正文】 d4=conv_std_logic_vector(x4,4)。 x2:=y/b。 begin if(rst=39。 entity bcd is port(qi:in integer range 0 to 10000。039。 end if。stable)then if(fb39。 use 。)then count:=count+1。 entity sz is generic (v:integer:=8)。g4=39。 elsif(k4=39。039。g3=39。039。139。039。 g1,g2,g3,g4:out std_logic。 end if。 if(nu=5)then bo=not bo。 architecture bhv of fp is begin ao=fb1。 u4:js port map(fb=s0,clk=s1,g5=g5,q=p0)。 end ponent。 fb0:out std_logic)。 signal s0,s1,s2:std_logic。 use 。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。此次課設(shè)需要用硬件描述語(yǔ)言（ VHDL）編寫(xiě)程序，并在 Quartus II 軟件平臺(tái)上進(jìn)行程序的編譯和仿真，鎖定引腳并下載到可編程邏輯 器件（試驗(yàn)箱）中，進(jìn)行硬件的測(cè)試。該系統(tǒng)含有對(duì)于預(yù)測(cè)試頻率超量程的標(biāo)志，如下圖 17 所示 由于頻率計(jì)設(shè)計(jì)包括了四個(gè)檔位，其中乘 1檔測(cè)試頻率范圍為 1Hz～ 9999Hz，乘 10 檔測(cè)試頻率范圍為 10Hz～ 99990Hz，乘 100 檔測(cè)試頻率范圍為 100Hz～999900Hz，乘 1000 檔測(cè)試頻率范圍為 1000Hz～ 9999000Hz，所以相對(duì)應(yīng)的檔位，預(yù)測(cè)試的頻率一旦超過(guò)量程就會(huì)出現(xiàn)錯(cuò)誤顯示。 電路調(diào)試 該程序分為五個(gè)部分，分別實(shí)現(xiàn)預(yù)定 的功能，然后通過(guò)元件例化的方式，組合在一起，編寫(xiě)頂層文件，組合在一起，形成整個(gè)系統(tǒng)，各功能相互配合以實(shí)現(xiàn)簡(jiǎn)易頻率計(jì)的設(shè)計(jì) ，封裝圖如圖 16 所示： 頂層文件程序中設(shè)置一系列的信號(hào)，將五個(gè)部分的程序輸入輸出信號(hào)相對(duì)應(yīng)的連接起來(lái)，并與整個(gè)系統(tǒng)的封裝引腳相對(duì)應(yīng)。程序中分別設(shè)置三個(gè)常量 a， b， c 其值分別 為 1000， 100， 10。計(jì)數(shù)程序中包含了系統(tǒng)對(duì)于測(cè)量數(shù)據(jù)超量程的處理，當(dāng)計(jì)數(shù)值超過(guò) 9999 時(shí)， g5就會(huì)出現(xiàn)高低電平脈沖的持續(xù)變換，硬件中鎖一 LED 燈，將顯示不斷閃爍。 程序仿真波形如下圖 11 所示： 其中輸入信號(hào) clki 為系統(tǒng)的時(shí)鐘信號(hào)，輸出信號(hào) clko 為分頻后得到的時(shí)鐘信號(hào)，由上圖中可以看出， clko 的頻率為 clki 的 1/16。位選程序與分頻程序公共構(gòu)成頻率計(jì)四個(gè)檔位測(cè)量功能。 方案對(duì)比 圖 5 555構(gòu)成的施密特觸 發(fā)器 5 用與非門(mén)構(gòu)成的施密特觸發(fā)器因?yàn)殚撝惦妷阂资苁軠囟?、電源電壓及干擾的影響，穩(wěn)定性較差。 施密特觸發(fā)器電路是一種特殊的數(shù)字器件，一般的數(shù)字電路器件當(dāng)輸入起過(guò)一定的閾值，其輸出一種狀態(tài)，當(dāng)輸入小于這個(gè)閾值時(shí)，轉(zhuǎn)變?yōu)榱硪粋€(gè)狀態(tài)，而施密特觸發(fā)器不是單一的閾值，而是兩個(gè)閾值，一個(gè)是高電平的閾值，輸入從低電平向高電平變化時(shí)，僅當(dāng)大于這個(gè)閾值時(shí)才為高電平，而從高電平向低電平變化時(shí)即使小于這個(gè)閾值，其仍看成為高電平，輸出狀態(tài)不這；低電平 閾值具有相同的特點(diǎn) 。計(jì)數(shù)模塊為一分頻程序，是為產(chǎn)生一個(gè) 的 時(shí)鐘脈沖圖 3 系統(tǒng)原理圖 3 送入計(jì)數(shù)模塊，用以對(duì)方波頻率測(cè)試。 關(guān)鍵詞： VHDL；可編程邏輯器件；數(shù)字頻率計(jì)；正弦波； CPLD； 目錄 設(shè)計(jì)要求 ........................................................................................................................ 1 方案論證與對(duì)比 ...................................................................................................... 1 方案一 .............................................................................................................. 1 方案二 .............................................................................................................. 1 設(shè)計(jì)原理及其實(shí)現(xiàn)過(guò)程 .......................................................................................... 2 設(shè)計(jì)總原理 ...................................................................................................... 2 塊設(shè)計(jì)和相應(yīng)模塊程序 .................................................................................. 3 外圍電路模塊 ...................................................................................... 3 分頻模塊 .............................................................................................. 5 位選模塊 .............................................................................................. 6 時(shí)鐘模塊 .............................................................................................. 7 計(jì)數(shù)模塊 .............................................................................................. 8 BCD 碼轉(zhuǎn)換模塊 ...................................................................
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