基于fpga的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)數(shù)字電子技術(shù)課程設(shè)計(jì)(已修改)
2025-06-19 08:13 本頁(yè)面
【正文】 摘 要 VHDL （ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）誕生于 1982 年，是由美國(guó)國(guó)防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫(kù)的設(shè)計(jì)的特點(diǎn)，因 此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì)。 頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL 語(yǔ)言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。 為適應(yīng)實(shí)際工作的需要，本文在簡(jiǎn)述頻率測(cè)量的基本原理和方法的基礎(chǔ)上，提供一種基于 FPGA 的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)過(guò)程， 用 VHDL 在 CPLD 器件上實(shí)現(xiàn)一種 8 b 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。 關(guān)鍵詞： VHDL；可編程邏輯器件；數(shù)字頻率計(jì)；正弦波； CPLD； 目錄 設(shè)計(jì)要求 ........................................................................................................................ 1 方案論證與對(duì)比 ...................................................................................................... 1 方案一 .............................................................................................................. 1 方案二 .............................................................................................................. 1 設(shè)計(jì)原理及其實(shí)現(xiàn)過(guò)程 .......................................................................................... 2 設(shè)計(jì)總原理 ...................................................................................................... 2 塊設(shè)計(jì)和相應(yīng)模塊程序 .................................................................................. 3 外圍電路模塊 ...................................................................................... 3 分頻模塊 .............................................................................................. 5 位選模塊 .............................................................................................. 6 時(shí)鐘模塊 .............................................................................................. 7 計(jì)數(shù)模塊 .............................................................................................. 8 BCD 碼轉(zhuǎn)換模塊 ................................................................................... 9 電路調(diào)試 ........................................................................................................ 10 引腳鎖定 ......................................................................................................... 11 課程設(shè)計(jì)結(jié)論及心得體會(huì) .................................................................................... 12 儀器儀表清單 ........................................................................................................ 13 參考文獻(xiàn) ................................................................................................................ 13 致謝 ........................................................................................................................ 14 附錄：完整程序程序 .................................................................................................. 14 1 頻率計(jì)設(shè)計(jì) 設(shè)計(jì)要求 1. 輸入頻率信號(hào) FSIN； 2. 范圍 1Hz～ 1MHz,波形可以是正弦波、三角波、方波和其他任何有固定頻率的信號(hào)，信號(hào)的幅值 ～ 5V； 方案論證與對(duì)比 方案一
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