【正文】 勞動強度，是一門實際應(yīng)用很廣泛的技術(shù)。 課程設(shè)計結(jié)論及心得體會 本次 EDA 課程設(shè)計題目為簡易 數(shù)字頻率計設(shè)計，實現(xiàn)對于 1Hz～ 10MHz 頻率范圍的方波頻率進行測量，并在四位數(shù)碼管上顯示。以此比例，系統(tǒng)時鐘和預(yù)測試方波頻率都縮小 62500 倍，則此時系統(tǒng)時鐘頻率將為 8Hz，預(yù)測試方波頻率為1600Hz，由于按照相同比例變化，所得結(jié)果不變，即測試所得數(shù)據(jù) 1600 為方波的頻率值。由上圖中可以看到，其中當(dāng) qi為 9999 時，由于復(fù)位信號 rst為高電平，所以所有四個輸出信號值皆為 0，當(dāng) qi 值為 8649 時，復(fù)位 rst 為 0，所以 d d d d4分別為 8， 6， 4， 9四個值。 BCD 碼轉(zhuǎn)換模塊 由于計數(shù)程序輸出結(jié)果為 0 到 10000 范圍內(nèi)的整型數(shù)據(jù)，若想通過模式 5鎖定引腳，并在四個數(shù)碼管上顯示，則需要首先對其進行 BCD 碼的轉(zhuǎn)換。 這里另設(shè)一變量 m，當(dāng)時鐘脈沖為高電平時將計數(shù)值即 n 的值賦給 m，當(dāng)時鐘脈沖為低電平時，將 m值送入輸出信號 q，由于下一個 m送入時需要時鐘脈沖進入下一個地電平，借此達到輸出 q 值一直不變的要求，程 序封裝如下圖 11 所示： 封裝圖中 fb為經(jīng)過選檔后的方波信號， clk 為 的計數(shù)基準(zhǔn)時鐘信號。該時鐘程序仍為一個分頻程序，系統(tǒng)時鐘頻率作為進程中敏感 信號列表的值，當(dāng)定義的計數(shù)變量計數(shù)到 8 時對輸出 clko 進行邏輯非運算，并將變量置零，從而得到 的時鐘信號。 該部分程序仿真波形如下圖 7所示： 分頻程序仿真參數(shù)設(shè)定 fb1 為輸入的預(yù)測方波信號， ao， bo， co， do 為四個輸出信號，分別為對輸入 fb1 進行分頻后以及本來方波信號，由圖中可以看出ao頻率與 fb1頻率相同， bo頻率為 fb1頻率的 1/10， co 頻率為 fb1頻率的 1/100，圖 7 分頻程序仿真 圖 圖 6 分頻程序封裝圖 6 do頻率為 fb1 頻率的 1/1000。 圖 4 放大整形電路 放大部分同方案一，整形部分是由 555構(gòu)成的施密特整形電路。當(dāng)系統(tǒng)工作時，四個數(shù)碼管所顯示 數(shù)據(jù)乘以檔位即使所測量的方波的頻率。 系統(tǒng)原理圖如圖 3 示， 其實現(xiàn)過程為：欲測試的方波信號首先通過分頻模塊，產(chǎn)生 10 倍， 100 倍， 1000 倍及本來方波信號共四路方波信號，四路信號送入位選功能模塊，通過四個輸入按鍵控制經(jīng)過分頻處理后的四路方波的選擇，此兩個模塊即實現(xiàn)四個測試檔位的功能。 為適應(yīng)實際工作的需要，本文在簡述頻率測量的基本原理和方法的基礎(chǔ)上，提供一種基于 FPGA 的頻率計的設(shè)計和實現(xiàn)過程， 用 VHDL 在 CPLD 器件上實現(xiàn)一種 8 b 數(shù)字頻率計測頻系統(tǒng)，能夠用十進制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進行測量。 摘 要 VHDL （ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。具有體積小、可靠性高、功耗低的特點。該模塊所選擇的方波信號送入計數(shù)模塊，從而得到輸入方波的信號頻率，然后送入最后的 BCD 轉(zhuǎn)換模塊，將四位十進制數(shù)據(jù)轉(zhuǎn)化成四組 4位 BCD 碼。 塊設(shè)計和相應(yīng)模塊程序 外圍電路模塊 對信號的放大功能由三極管構(gòu)成放大電路來實現(xiàn)，對信號整形的功能由施密特觸發(fā)器來實現(xiàn)。電路圖如圖 4所示。 位選模塊 該部分程序包含復(fù)位端（ rst），其中四個輸入信號 ai， bi， ci， di 分別接分頻程序的四路分頻后的方波信號，通過四個開關(guān)控制端 k1， k2， k3， k4 分別選擇輸出信號的選擇，例如若 k1為高電平，則 fb0 等于 ai 的輸入信號。 此部分為計數(shù)部分輸入時鐘信號，作為頻率測量的基準(zhǔn)信號。輸出信號 g5 為超量程警告， q 為計數(shù)得到頻率數(shù)值。該部分程序中也包括系統(tǒng)復(fù)位功能的實現(xiàn)。同樣，當(dāng) qi值為 4561 時，四位 BCD，碼顯示 4， 5， 6， 1，其中當(dāng) rst 出現(xiàn)一個正脈沖時， d1， d2， d3， d4再次置零，當(dāng) rst 恢復(fù)低電平時，繼續(xù)顯示 6和 1。 仿真時設(shè)定了復(fù)位參數(shù)，由圖中可看出當(dāng)復(fù)位信號 rst 為高電平時，所有的輸出都會置零或變?yōu)榈碗娖?，可實現(xiàn)總體復(fù)位功能 。該頻率計包括四個檔位，具有記憶功能，擁有一個整體的復(fù)位控制?，F(xiàn)在對 EDA 的概念或范疇用得很寬。 附錄 ： 完整程序程序 library ieee。 architecture bhv of plj is signal h0,h1,h2,h3:std_logic。 g1,g2,g3,g4:out std_logic。 q:out integer range 0 to 10000)。 u3:sz port map(clki=clk,clko=s1)。 end fp。nu2:=nu2+1。 nu2:=0。 k1,k2,k3,k4:in std_logic。g2=39。 17 elsif(k1=39。g4=39。139。)then g1=39。 fb0=ci。039。 use 。139。 計數(shù)程序 u4： library ieee。 begin if(clk39。 q=0。 g5=39。 use 。 variable x1,x2,x3,x4,y,z:integer range 0 to 1000。 y:=qix1*1000。 d3=conv_std_logic_vector(x3,4)。 end process。 z:=yx2*100。139。 rst:in std_logic。 end if。 end if。event and fb=39。 entity js is port(fb,clk:in std_logic。 if(count=v)then clko=not clko。 port(clki:in std_logic。139。139。g2=39。039。 fb0=ai。)then g1=39。g3=39。 fb0:out std_logic)。 end if。 nu:=0。 process(fb1) variable nu,nu1,nu2:integer range 0