【正文】 應(yīng)退耦 接地，引腳接去耦電容。 RD ：讀選通。 STBY： 低電平 時(shí)， 芯片進(jìn)入空閑模式， 可以降低功耗 。 （ 3） DMA 通信 ： DMA 傳輸方式不占用 CPU 資源，但是數(shù)據(jù)傳輸?shù)臅r(shí)候需要請(qǐng)求使用總線， 當(dāng) 出現(xiàn)與 CPU 同時(shí)訪問存儲(chǔ)器 的時(shí)候 CPU 不得不讓出 總線 ，進(jìn)入等待狀態(tài) ， 此時(shí)就會(huì) 影響 CPU 的 整體的 處理效率 ， 而且 有些 CPU 不支持 DMA 功能。 IDT 7133 兩側(cè)還各有一個(gè)忙標(biāo)志 BUSY 引腳，可以解決訪問沖突。 R/ LBW ：低字節(jié)讀 /寫控制端，高電平時(shí)為讀數(shù)據(jù)狀態(tài)，低電平為寫狀態(tài)。 數(shù)字集成電路的發(fā)展經(jīng) 過了早期的電子管、晶體管、中小型規(guī)模集成電路、超大規(guī)模集成電路（ VLSIC）、專用集成電路（ ASIC）、可編程邏輯器件（ FPGA/CPLD）。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 17 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中的試樣片。 Cyclone II 2C35 FPGA 內(nèi)部資源： 33216 邏輯單元 105 個(gè) M4K RAM 塊 35 個(gè) 嵌入式 18? 18 乘法器 4 個(gè)同步邏輯 器 475 個(gè) I/O 口 205 個(gè)差分通道 672 腳 BGA 封裝 本章小結(jié) 本章以無陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī) 系統(tǒng)為背景，首先闡述了無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的工作原理，介紹了本系統(tǒng)采用的 9 加速度計(jì) 的 配置方案， 接下來簡(jiǎn)要地介紹了本 導(dǎo)航計(jì)算機(jī) 系統(tǒng)的 的整體工作流程， 還對(duì)導(dǎo)航計(jì)算機(jī)的性能需求進(jìn)行了進(jìn)一步的分析，最后 對(duì)導(dǎo)航計(jì)算機(jī)硬件系統(tǒng)中所用到的核心器件的選型進(jìn)行了詳細(xì)的分析。 AON 的輸出范圍為 ~，對(duì)應(yīng)的加速度量程雖然是 2g~+2g，輸出的是加速度計(jì)的反向加速度。 濾波器可分為有源濾波和無源濾波兩種，無源濾波的優(yōu)點(diǎn)是成本低、運(yùn)行穩(wěn)定、容量大、技術(shù)也比較成熟，但是對(duì)諧波的濾除效果不如有緣濾波，反應(yīng)速度也不如有緣濾波，除此之外有緣濾波還可以動(dòng)態(tài)補(bǔ)償無功功率。 AD7656 有串行接口和 高速的 并行接口兩種工作模式。 CS 、 RD 、 BUSY 分別連在 STM32 的 I/O 上。 H /S SEL、 W /B、 SER/ PAR 三個(gè)管腳始終設(shè)置為低電平，所以連在一起后接電源地，分別代表硬件控制引腳，字模式，并口工作模式。 AL[0]~AL[11] 是 11 位的地址總線，但是由于 STM32 管腳數(shù)目的局限，且本系統(tǒng)中不需要同時(shí)存儲(chǔ)那么多個(gè)數(shù)據(jù)，所以只用到了其中的低 7 位地址總線與微控制器 STM32 連接進(jìn)行尋址，高四位接地，地址范圍是 00000000000~0000FFFFFFF。 AD7656 工作需要 +5V、 5V 和 + 供電。 圖 DCDC 電路連接原理圖 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 27 +5V到 轉(zhuǎn)換電路 AMS1117 是一個(gè)低壓差電壓調(diào)節(jié)器。它集成了功能強(qiáng)大的源代碼編輯器、 完善的開發(fā)工具手冊(cè)、 豐富的設(shè)備數(shù)據(jù)庫(kù)、高速 CPU 及片上外設(shè)模擬器、 Flash 編輯器、 高級(jí)GDI 接口、設(shè)備數(shù)據(jù)手冊(cè)和用戶向?qū)У取? MDK 提供啟動(dòng)代碼生成向?qū)?，可以提高開發(fā)效率。 MDK 作為完全支持 CortexM3 處理器開發(fā)的企業(yè)級(jí)開發(fā) 工具 之一 ， 內(nèi)含內(nèi)含 完整的數(shù)據(jù)手冊(cè)以及 STM32F10x系列處理器片上外圍接口固件庫(kù)。 AMS1117 系列具有 多種封裝形式可供選擇，有TO26 TO220 和 TO252 封裝。 DCDC電源是開關(guān)電源的一種，具有效率高、體積小等優(yōu)點(diǎn)。 BUSYL 忙 信號(hào) 與 STM32 的 I/O 口相連。 VDRIVE 接 STM32 的 。 RESET 接 STM32 的 I/O 口控制。轉(zhuǎn)換的時(shí)候 BUSY 管腳一直處于高電平狀態(tài)，變?yōu)榈碗娖綍r(shí)說明轉(zhuǎn)換完畢，此時(shí)只要 把 CS 和 RD 管腳電平拉低，輸出端口就開始輸出數(shù)據(jù)。 電壓信號(hào)通過巴特沃思二階低通濾波電路電壓會(huì)被放大 1+ 34RR 倍，但是本系統(tǒng)中電壓信號(hào)已經(jīng)不需要被放大，所以將電路調(diào)整為圖 所示，相當(dāng)于取R4 阻值為 0， R3 阻值為無窮大，這樣放大倍數(shù)就為 1。 圖 加速度計(jì) 典型差分輸出 硬件連接原理圖 加速度計(jì)調(diào)理電路 考慮到要使加速度計(jì)輸出的電壓信號(hào)范圍與 AD7656 輸入電壓信號(hào)范圍的匹配以及濾除高頻噪聲信號(hào)的需要，所以在 A/D 轉(zhuǎn)換前要先使加速度計(jì)輸出的信號(hào)經(jīng)過調(diào)理電路。本采集 模塊 具有 采樣精度高、 功耗低、可靠性高、性價(jià)比高、便于攜帶及實(shí)時(shí)性好等特點(diǎn)。 本系統(tǒng)中需要 在 FPGA 中嵌入一個(gè) Nios II/f 型處理器 （ 14001800 個(gè)邏輯單元 ） ，一個(gè)鎖相環(huán) （ 200 多個(gè)邏輯單元 ） ， 再加上一些 I/O 等，一共需要不到3000 個(gè)邏輯單元。 Altera 公司生產(chǎn)的 FPGA 結(jié)構(gòu) 是基于 SRAM 的 ， 每次工作前需要從芯片外部的存儲(chǔ)器（如 EPROM）加載配置的 數(shù)據(jù)，上電時(shí) FPGA 芯片內(nèi)部 RAM 讀取 EPROM 數(shù)據(jù)， 配置完成后 FPGA進(jìn)入工作 狀態(tài) ，掉電后 FPGA 內(nèi)部不保存數(shù)據(jù)，下一次工作之前需要重新配置。所以本系統(tǒng)采用目前市場(chǎng)上最流行的基于 ARM 公司 CortexM3哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 16 內(nèi)核的準(zhǔn) 32 位微控制 STM32，基于 CortexM3 內(nèi)核的 STM32 微控制器與其他微控制器相比性能更加優(yōu)越，在相同主頻下 能處理更多的任務(wù)；功耗低，是便攜式設(shè)備的首選；實(shí)時(shí)性好；代碼密度得到了很大的改善；使用更方便， 32位處理器，更簡(jiǎn)單的編程模型和更便捷的調(diào)試系統(tǒng)；成本更低廉，低端的CortexM3 內(nèi)核微控制器甚至不到 1 美元；免費(fèi)便捷的開發(fā)工具。 A0~A10：地址線，用于對(duì)內(nèi)部的存儲(chǔ)單元尋址。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 14 綜上，本系統(tǒng)采用雙口 RAM 方案實(shí)現(xiàn) STM32 和 FPGA 之間的實(shí)時(shí)通信。 圖 AD7656 功能 框圖 AD7656 工作原理： AD7656 是逐次逼近型轉(zhuǎn)換器，主要包括 1 個(gè) A/D 轉(zhuǎn)換器、 1 個(gè)逐次逼近寄存器、 1 個(gè)比較器、和 1 個(gè)邏輯控制單元轉(zhuǎn)換中的逐次逼近是按對(duì)分原理由控制邏輯電路完 成 [7]。 SER/PAR ：串口 /并口選擇。 DGND：數(shù)字地，數(shù)字電路部分的參考地。 RANGE：模擬輸入范圍選擇。 AD7656 采用 iCMOS 制造工藝， iCMOS 制造工藝是將高電壓半導(dǎo)體工藝與亞微米 CMOS 和互補(bǔ)雙極型工藝相結(jié)合 。 綜上考慮本論文使用的是 SILICON DESIGNS 公司的 Model 1221。 核心器件的選型 加速度計(jì) 選型 微機(jī)電系統(tǒng) （ MEMS） 技術(shù)起源于上世紀(jì) 80 年代末期，最早應(yīng)用于 IC 制造工藝，涉及電子、材料、機(jī)械、物理學(xué)等學(xué)科的綜合應(yīng)用技術(shù)。 圖 本系統(tǒng)采用的 9 加速度計(jì)配置方式 導(dǎo)航計(jì)算機(jī) 的 整體 工作流程 基于 FPGA 的導(dǎo)航計(jì)算機(jī)系統(tǒng)的工作流程 如圖 所示， 慣性原件是 9 個(gè)加速度計(jì)傳感器，加速度計(jì)傳感器可以敏感其軸向的載體的加速度，并輸出連續(xù)的模擬電壓信號(hào)，導(dǎo)航計(jì)算機(jī)并不能識(shí)別模擬信號(hào)，所以模擬信號(hào)量要經(jīng)過A/D 轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字信號(hào)量才能被導(dǎo)航計(jì)算機(jī)識(shí)別，為了提高采樣的精度和去除高頻信號(hào)的干擾， 模擬 電壓信號(hào)首先要經(jīng)過由減法電路和低 通濾波電路組成的 調(diào)理電路 對(duì)電壓信號(hào)進(jìn)行調(diào)理之后才分別送到兩片 A/D 轉(zhuǎn)換芯片中去 進(jìn)行 A/D 轉(zhuǎn)換 ，由 STM32 微控制器 的 控制 A/D 芯片的轉(zhuǎn)換工作，并 控制 將采集后的數(shù)字電壓信號(hào)緩存到雙口 RAM 中， 最后由內(nèi)嵌 Nios II 核處理器的 FPGA芯片讀取 RAM 中的 9 路加速度計(jì)信息，進(jìn)行導(dǎo)航參數(shù)解算， FPGA 完成導(dǎo)航參數(shù)解算后可以通過液晶屏或者顯示器顯示。介紹了導(dǎo)航計(jì)算機(jī) 數(shù)據(jù)采集 實(shí)現(xiàn)的具體方法和細(xì)節(jié)， 并給出了主要設(shè)計(jì)部分的相關(guān)原理圖，最后還介紹了開發(fā)過程中所用的的集成開發(fā)環(huán)境以及如何使用 。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 5 本論文開發(fā)的硬件平臺(tái)主要包括數(shù)據(jù)采集系統(tǒng)和數(shù)據(jù)處理系統(tǒng)兩部分?；?PC/104 的導(dǎo)航計(jì)算機(jī)雖然在 體積和功耗方面有所 改善 ， 但還不夠理想，而且通常需要多層擴(kuò)展板來負(fù)責(zé)模擬信號(hào)的數(shù)據(jù)采集和接口通信等工作 ，形狀大小一旦確定很難修改，中斷響應(yīng)速度也 不夠快，綜上可以看出 ， 基于 PC/104 設(shè)計(jì)導(dǎo)航計(jì)算機(jī)的方案在微型飛行器的上的應(yīng)用就受到了 很大的 局限。 2021 年， Lee 又對(duì)其濾波算法進(jìn)行了改進(jìn) [6]。同年， 論述了通過安裝在以穩(wěn)定速度旋轉(zhuǎn)的圓盤上的線性加速度計(jì)測(cè)量載體角速度和線加速度方法的數(shù)學(xué)原理 [5]。 圖 捷聯(lián)式慣性導(dǎo)航系統(tǒng)原理框圖 捷聯(lián)式慣性導(dǎo)航系統(tǒng)因?yàn)槭∪チ藱C(jī)電式的導(dǎo)航平臺(tái)，從而使整個(gè)系統(tǒng)的體積、重 量和成本大大的降低 ；慣性原件更加 便于安裝和維護(hù)； 加速度計(jì) 可以給出載體軸向的線加速度和 陀螺儀可以給出 角速度 。 2 提供導(dǎo)航參 數(shù)多： 無線電和天文導(dǎo)航只能提供位置信息，多普勒和衛(wèi)星導(dǎo)航只能提供速度和位置信息。 數(shù)據(jù)解算模塊采用 Altera 公司的 FPGA 芯片，利用 SOPC 技術(shù) 完成 FPGA 內(nèi)部硬件邏輯的構(gòu)建 ，核心算法由高性能 32 位 Nios II 處理器完成 ，實(shí)現(xiàn)了浮點(diǎn)運(yùn)算 。哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 I 摘要 無陀螺捷聯(lián) 導(dǎo)慣性航 導(dǎo)航系統(tǒng)（ GFSINS）是指舍棄陀螺儀而直接把加速度計(jì)安裝在載體上，通過對(duì)加速度計(jì)輸出的 比力 信號(hào)進(jìn)行解算從而得到導(dǎo)航參數(shù)的慣性導(dǎo)航系統(tǒng)。 最后完成了原理圖和 PCB 設(shè)計(jì)，研制了 實(shí)驗(yàn) 樣機(jī) ，為無陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的進(jìn)一步研究工作奠定了 基礎(chǔ)。慣性導(dǎo)航有“中心信息源”之稱，可以提供加速度、速度、姿態(tài)、航向和位置，全部的導(dǎo)航參數(shù)。 但是也不能說捷聯(lián)式慣性導(dǎo)航系統(tǒng)就取代了平臺(tái)式慣性導(dǎo)航系統(tǒng)，平臺(tái)式慣性導(dǎo)航系統(tǒng)最大的優(yōu)點(diǎn)就是精度高，高精度的導(dǎo)航系統(tǒng)，如艦船的導(dǎo)航仍然多采用 平臺(tái)式 慣性導(dǎo)航系統(tǒng) ； 捷聯(lián)式慣性導(dǎo)航系統(tǒng)多用于長(zhǎng)時(shí)間工作、對(duì)系統(tǒng)穩(wěn)定性要求比較高或者對(duì)導(dǎo)航系統(tǒng)體積有要求情況中，還有些時(shí)候一個(gè)載體上同時(shí)使用平 臺(tái)式慣性導(dǎo)航系統(tǒng)和捷聯(lián)式慣性導(dǎo)航系統(tǒng)，以滿足特殊的工作環(huán)境和性能 要求。利用線加速度計(jì)測(cè)量載體旋轉(zhuǎn)運(yùn)動(dòng)的想法 在 1967 年被 Alfred 提出 ， 他還 提出了多種加速度計(jì)的配置方案。我國(guó)最早關(guān)于無陀螺捷聯(lián)慣導(dǎo)系統(tǒng) 的文章是在1997 年，如哈爾濱工程大學(xué)的馬 澍 田教授撰寫的就加速度計(jì)無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)應(yīng)用于魚雷制導(dǎo)的研究報(bào)告。 近期導(dǎo)航計(jì)算機(jī)比較主流的設(shè)計(jì)方案是采用 DSP+MCU/FPGA/CPLD 的形式， 優(yōu)點(diǎn)是采用嵌入式技術(shù) 減小了 系統(tǒng)的 體積和降低了功耗， 數(shù)據(jù)的解算能力比較強(qiáng)， 但是存儲(chǔ)器的擴(kuò)展及外圍接口的設(shè)計(jì)比較復(fù)雜，主處理器 DSP 和控制器（ MCU/FPGA/CPLD）協(xié)調(diào)性不夠好，耦合不夠緊密 [8]。數(shù)據(jù)采集系統(tǒng)采用 ST 公司的基于 ARM CortexM3 內(nèi)核的 STM32 系列處理器作為核心芯片構(gòu)建采集系統(tǒng)，控制 兩片 A/D 芯片 AD7656 將 九路 加速度計(jì)輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并將數(shù)據(jù)緩存在雙口 RAM IDT7133 中。 第四章： 導(dǎo)航計(jì)算機(jī) 的 數(shù)據(jù)解算 模塊 。 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 8 圖 導(dǎo)航計(jì)算機(jī)系統(tǒng)的 工作流程 導(dǎo)航計(jì)算機(jī)的性能要求 隨著計(jì)算機(jī)產(chǎn)業(yè)的發(fā)展和普及，各行各業(yè)中已經(jīng)依賴著計(jì)算機(jī)幫助處理和計(jì)算 相關(guān)事務(wù)，計(jì)算機(jī)的規(guī)模也從最開始的巨型、大型、中型、小型、逐漸的發(fā)展為微型。微機(jī)電系統(tǒng)一般包括微機(jī)械傳感器、微執(zhí)行器、控制電路、信號(hào)處理 電路 、通訊接口以及電源等部分組成。它是單軸的電容式微機(jī)械加速度計(jì)傳感器。采用 iCMOS 制造工藝可使器件的性能顯著的提高，而且還能降低功耗和提高器件承受高電源電壓的能力。當(dāng)該引腳為高時(shí)，在 BUSY 引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是 2 倍的基準(zhǔn)電壓；當(dāng)該引腳為低時(shí)，在 BUSY 引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是 4 倍的基準(zhǔn)電壓。 DGND 和 AGND 之間電勢(shì)差不應(yīng)超過 AV CC ：模擬電源電壓，范圍 4. 5 V 到 5. 5 V。 DB[0]~DB[15]： 16 位數(shù)據(jù)線 哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 12 RESET： 復(fù)位信號(hào)。轉(zhuǎn)換過程如下：?jiǎn)?dòng)轉(zhuǎn)換后，逐次逼近寄存器的 其他位都被控制邏輯電路置 0 只有 最高位 被 置 1，逐次逼近寄存器的信號(hào)經(jīng)過 A/D 轉(zhuǎn)哈爾濱工程大學(xué)專業(yè) 碩士學(xué)位論文 13 換后得到一個(gè)電壓值，將這個(gè)電壓值與輸入信號(hào)在比較器中進(jìn)行比較，如果輸入信號(hào)大于這個(gè)電壓值則轉(zhuǎn)換后的數(shù)字量得最高位為 1 否則為 0，比較器的輸出會(huì)反饋到 A/D 轉(zhuǎn)換器，在進(jìn)行次高位比較之前會(huì)對(duì) A/D 轉(zhuǎn)換器進(jìn)行修正，在邏輯控制電路的時(shí)鐘驅(qū)動(dòng)下，逐次逼近寄存器會(huì)由高位到低位一位一位的進(jìn)行比較和移位操作，直到比較結(jié)束， A/D 轉(zhuǎn)換完成。 又由于 AD7656 采集 后 的 加速度數(shù)字量 是