【文章內容簡介】 耗， 數據的解算能力比較強， 但是存儲器的擴展及外圍接口的設計比較復雜，主處理器 DSP 和控制器（ MCU/FPGA/CPLD）協調性不夠好，耦合不夠緊密 [8]。 還有 一些設計是采用 ARM 或 PowerPC 核的處理器，優(yōu)點是比較擅長數據交換和對外設的控制，但是對導航參數的解算能力不如 DSP。 本論文中 所采取 的方案是采用 FPGA 作為核心芯片，使用 SOPC 技術可以將導航計算機所需的 Nios II 處理器（ Nios II 軟核具有超過 200DMIP 的性能）、外圍接口設計、通信等功能集成在一片 FPGA 芯片內部資源里，很大程度的降低了系統的體積和功耗，節(jié)省了設計成本，加快了設計周期，而且出現問題或者升級時可以對 FPGA 芯片進行重新配置，還提高了系統的可靠性。采用雙 CPU 架構，由 ARM 核 32 位微控制器 STM32 負責對加速度數據的采集工作，可以減輕 Nios II 處理器的工作量，節(jié)省主 CPU 資源， 使其 專門負責解算工作。 論文 的 意義和主要 內容 雖然無陀螺捷聯慣導系統的理論 已經提出了近 幾 十年，但是由于受到導航計算機發(fā)展及加速度計精度的約束，一直沒有受到廣泛的重視，目前仍處于理論研究階段，尚未投入到實際工程應用中去。近年來隨著芯片制造工藝、嵌入式技術、數字信號處理技術以及加速度計精度的提高和發(fā)展，無陀螺捷聯慣導系統越來越受到國內外專家的重視，并且已經取得了一定的研究成果，提出了一些 解算方法 、加速度計力 學編排方案 及 無陀螺導航計算機的設計方案 ，但仍然沒有實現 可以工程應用的產品。本論文在總結了導航計算機發(fā)展的需求及各方案的優(yōu)缺點后，提出了基于 FPGA 的導航計算機設計方案，并制造出工程樣機，為接下來完善并實用化打下基礎。 哈爾濱工程大學專業(yè) 碩士學位論文 5 本論文開發(fā)的硬件平臺主要包括數據采集系統和數據處理系統兩部分。數據采集系統采用 ST 公司的基于 ARM CortexM3 內核的 STM32 系列處理器作為核心芯片構建采集系統，控制 兩片 A/D 芯片 AD7656 將 九路 加速度計輸出的模擬信號轉換為數字信號，并將數據緩存在雙口 RAM IDT7133 中。數據解 算系統的硬件平臺 使用 Altera DE2 開發(fā)板，利用開發(fā)板中主要資源有 CycloneII系列的 FPGA、 SDRAM、 Flash 等， 采用 SOPC 技術將 Altera NiosII 處理器嵌入在 FPGA 內部 邏輯 資源中，由 NiosII 處理器對九路加速度計 輸出的比力 信號解算，進而得到所需的導航信息參數 。 論文總共分為四章，各章節(jié)的概要如下： 第一章：緒論。 介紹了無陀螺儀捷聯慣導系統的相關知識背景，闡述了導航計算機的發(fā)展概況，并分析了基于 FPGA 的導航計算機設計方案的優(yōu)勢及本論文的背景和意義 。 第二章：系統的總體設計方案 。 介紹了無陀螺捷聯慣性導航系統的工作原理，分析了無陀螺捷聯慣導計算機的實際應用需求，介紹了導航計算機的總體結構思想以及論文中主要芯片的選型分析 。 第三章：導航計算機的 數據采集模塊 。介紹了導航計算機 數據采集 實現的具體方法和細節(jié)， 并給出了主要設計部分的相關原理圖，最后還介紹了開發(fā)過程中所用的的集成開發(fā)環(huán)境以及如何使用 。 第四章： 導航計算機 的 數據解算 模塊 。介紹了 導航計算機 數據解算 模塊硬件部分的設計思路，詳細的描述了 FPGA 內部邏輯資源的設計過程，最后介紹了 Nios II 的軟件開發(fā)平臺 Nios II IDE。 哈爾濱工程大學專業(yè) 碩士學位論文 6 第 2章 系統總體設計方案 無陀螺捷聯慣導系統的工作原理 有陀螺 的 捷聯慣導系統一般安裝 6 個慣性敏感元件 用于描述載體在空間的運動狀態(tài) ， 3 個陀螺儀和 3 個加速度計 ，其中 3 個加速度計用于描述載體質心的平動， 3 個陀螺儀用于描述載體繞其 質心的轉動。后來研究人員發(fā)現，當載體相對慣性坐標系的牽連運動存在轉動時，載體非質心處質點的加速度所測的比力信息中含有角速度信息，這樣就提出用 3 個加速度計代替 3 個陀螺儀，將這 3 個加速度計安裝在載體的非質心處，便可以從這 3 個加速度計的比力信息中得到載體的角速度信息，這就是無陀螺捷聯慣導系統的理論基 礎 [9]。 圖 無陀螺捷聯慣導系統的工作原理 根據無陀螺捷聯慣導系統的基本原理可知，無陀螺捷聯慣導系統最少需要6 個加速度計輸出的比力信息，再通過相應的運算處理，才可以得到載體導航需要的全部導航參數。但是目前應用最多的是 9 個加速度計配置方案，因為 6個加速度計的配置方案，在求解角速度信息的時候需要求解三元非線性微分方哈爾濱工程大學專業(yè) 碩士學位論文 7 程，這給導航計算機的運算帶來了不小的麻煩 。 9 個加速度計的配置方案通過合理的安裝加速度計，可以直接得到角加速度，和 6 個加速度計配置方案比減輕了導航計算機的運算負擔，提高了運算速度，而且增加了 3 個冗余信息， 有了這 3 個冗余信息，就 可以得到載體姿態(tài)角速度的部分誤差，通過補償 能夠 提高角速度解算的精度。 圖 本系統采用的 9 加速度計配置方式 導航計算機 的 整體 工作流程 基于 FPGA 的導航計算機系統的工作流程 如圖 所示， 慣性原件是 9 個加速度計傳感器，加速度計傳感器可以敏感其軸向的載體的加速度，并輸出連續(xù)的模擬電壓信號，導航計算機并不能識別模擬信號，所以模擬信號量要經過A/D 轉換，轉換后的數字信號量才能被導航計算機識別，為了提高采樣的精度和去除高頻信號的干擾， 模擬 電壓信號首先要經過由減法電路和低 通濾波電路組成的 調理電路 對電壓信號進行調理之后才分別送到兩片 A/D 轉換芯片中去 進行 A/D 轉換 ，由 STM32 微控制器 的 控制 A/D 芯片的轉換工作，并 控制 將采集后的數字電壓信號緩存到雙口 RAM 中， 最后由內嵌 Nios II 核處理器的 FPGA芯片讀取 RAM 中的 9 路加速度計信息，進行導航參數解算， FPGA 完成導航參數解算后可以通過液晶屏或者顯示器顯示。 哈爾濱工程大學專業(yè) 碩士學位論文 8 圖 導航計算機系統的 工作流程 導航計算機的性能要求 隨著計算機產業(yè)的發(fā)展和普及，各行各業(yè)中已經依賴著計算機幫助處理和計算 相關事務，計算機的規(guī)模也從最開始的巨型、大型、中型、小型、逐漸的發(fā)展為微型。根據調查表明，目前嵌入式計算機的種類和數量都遠遠超過了以往的通用型計算機。嵌入式技術是以某種特殊的應用為核心，以計算機技術為基礎，軟、硬件可“裁減”，適應對功能、實時性、可靠性、成本、功耗、安全性、體積、重量等方面因素而 設計的 專用計算機系統。 因此，無陀螺捷聯慣導計算機實際上就是將嵌入式技術應用到導航計算機的設計中來。 無陀螺 捷聯慣導計算機 除了要滿足基本的 功能 要求 外 ，要想達到工程實際應用還必須達到以下性能要求： （ 1） 實時性：導航計算 機顧名思義是為航空航天或航海領域的導航設備，因此需要實時的提供高精度的導航參數，因此數據采集和解算的周期一般在幾毫秒，導航計算機的實時性影響導航計算機的整體性能。 （ 2） 體積小 ： 導航計算機一般嵌入在載體中，如狹窄的機艙，所以它的體積和質量有嚴格的要求，有時甚至對幾何形狀都有一定的規(guī)定。 （ 3） 功耗低 ： 作為嵌入式設備，有些時候需要導航計算機長期穩(wěn)定的工作，所以導航計算機的整體功耗不能太高， 否則會影響使用壽命或穩(wěn)定性。 核心器件的選型 加速度計 選型 微機電系統 （ MEMS） 技術起源于上世紀 80 年代末期，最早應用于 IC 制造工藝，涉及電子、材料、機械、物理學等學科的綜合應用技術。微機電系統一般包括微機械傳感器、微執(zhí)行器、控制電路、信號處理 電路 、通訊接口以及電源等部分組成。 目前的加速度計多采用 MEMS 技術 進行設計和制造，MEMS 加速度計具有體積小、重量輕、功耗低等優(yōu)點。 哈爾濱工程大學專業(yè) 碩士學位論文 9 電容式硅微加速度計的結構和工作原理 加速度計 包括 敏感質量塊 m 和慣性力 F 的測量元件。牛頓慣性定律 可用數學公式描述為 ： F = ma。 如圖 為單軸電容式硅微加速度計結構示意圖，當有加速度產生的時候 ， 會有力作用在質量快上，使質量塊發(fā)生相對位移，質量塊上的橫臂 的移動會改變電容極板間的距離，從而改變電容的大小， 最后可以 通過電路輸出敏感到的與加速度成比例的電壓值。 圖 單軸電容式硅微加速度計結構示意圖 電容式 硅 微加速度計 具有 靈敏度高、噪聲低、漂移小、結構簡單 、低功耗、寬動態(tài)范圍等優(yōu)點，所以受到了廣泛的應用。不同的應用場合對加速度計精度的要求各不相同，其中導航級應用的要求最高，加速度計需要 ? g（即10 6? g）的 分辨率 ，但目前考慮到價格和技術等因素的考慮，微機械加速度計還很難達 到導航級的應用 。 綜上考慮本論文使用的是 SILICON DESIGNS 公司的 Model 1221。它是單軸的電容式微機械加速度計傳感器。其中 1221L002 型 有以下特點： 量程： ? 2g 低噪聲 ： 5? g/ HZ 分辨率： 2021mV/g 頻率響應： 0400Hz 內部集成溫度傳感器 ? 4V的差分輸出或者 響應直 流或交流加速度 哈爾濱工程大學專業(yè) 碩士學位論文 10 完全校準 55 到 +125℃ 工作環(huán)境 電源： +5V直流電壓， 8mA 內部集成傳感器和運放 底座封裝： LCC 或 JLead 貼片式 與 Model 1210 相兼容的管腳排列 20 個引腳 的 功能介紹： AO 和 AON：加速度信號輸出端，均為電壓信號 VDD：管腳 9， 11， 14 接 +5V直流電源 GND：管腳 2， 5， 6， 18， 19 接地 DV：管腳 4 是偏轉電壓，通常懸空 VR：管腳 3 基準電壓，接 +5V ：管腳 17 基準電壓，接 + IT ：管腳 8 溫度 依賴電流源 其他管腳無連接 A/D 芯片選型 由于加速度計 Model 1221 采用差分輸出模式工作時零點漂移可以被抑制的很小， 可以幫助提高采樣進度， 而且還可以提高分辨率 ，所以本系統中采用差分輸出，輸出的電壓信號經過調理放大后加速度計的分辨率可增加至5000mV/g，此時電壓信號范圍放大至 ? 5V。根據本系統要求，加速度計的采樣精度要達到 10 4? g， 由 A/D 轉換器轉換精度的計算公式：minmaxUU = 112 ?N ，其中 Umax 為輸入加速度計的最大值， Umin 為輸入加速度計信號的最小值， N 為A/D 轉換后的數字量的位數。經計算可知 N 至少應為 14 位 。加速度計輸出信號的頻率為 0~400Hz，根據香農定理，采樣頻率應該大于 800 Hz，所以決定將采樣周期設為 1ms 左右。由于需要對 9 路加速度計輸出的信號進行并行同步A/D 轉換，所以又需要 A/D 芯片有多路同步轉換的能力。 綜上分析，本系統決定使用美國模擬 器件公司發(fā)布的一款高性能 ADC 芯片 AD7656（兩片） 。 AD7656 采用 iCMOS 制造工藝， iCMOS 制造工藝是將高電壓半導體工藝與亞微米 CMOS 和互補雙極型工藝相結合 。采用 iCMOS 制造工藝可使器件的性能顯著的提高，而且還能降低功耗和提高器件承受高電源電壓的能力?？梢詫⒛M電路和數字電路集成在一個芯片內部，提升芯片的性能并且降低成本和提升整體性能。 AD7656 是一款高性能 、高分辨率、多通道、高轉換速率和低功耗的 16位逐次逼近型 ADC，單片可以同時對 6 通道進行同步 A/D 轉換， 因為本無陀螺捷聯慣導系統采用 9 加速度計的配置方案，所以需要兩片 AD7656， 每 個 通道哈爾濱工程大學專業(yè) 碩士學位論文 11 達 250kSPS 的采樣速率， 最大采樣頻率高達 8MHz。 片內含有 基準電源和基準緩沖器，也可以采用外部基準電源。 AD7656 的主要特性： （ 1）采用 iCMOS 知道工藝 （ 2）獨立的的 6 通道逐次逼近型 ADC （ 3）雙極性輸入 （ 4）硬 /軟件可調輸入范圍： ? 10V或 ? 5V （ 5）高速的數據吞吐率： 250kSPS （ 6）串行輸出和高速的并行輸出兩種輸出方式 AD7656 主要功能引腳： REFCAPA， B， C：退藕電容連接引腳，通過電容接地。 CONVST A , B , C：是轉換使能邏輯輸入，每對有其相關的 CONVST 信號，用于選擇成對轉換通道 (A ,B ,C 各對應兩個模擬輸入通道 ) 。 V1 ~ V6： 6 個通道的模擬輸入端，模擬信號的變化范圍由 RANG 引腳決定。 RANGE：模擬輸入范圍選擇。當該引腳為高時，在 BUSY 引腳電平下降沿的下一次轉換的輸入電壓范圍是 2 倍的基準電壓；當該引腳為低時，在 BUSY 引腳電平下降沿的下一次轉換的輸入電壓范圍是 4 倍的基準電壓。 DVCC ： 5 V 的 數字電源。數字電源和模擬電源必須保持電勢一致，兩者電勢差不能超過 V。應退耦 接地，引腳接去耦電