【文章內(nèi)容簡(jiǎn)介】 得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA 軟件和硬件描述語(yǔ)言的進(jìn)步。 本設(shè)計(jì)主要利用了 FPGA 及 Verilog HDL 語(yǔ)言來(lái)設(shè)計(jì)數(shù)字復(fù)、接分接系統(tǒng)。 1 數(shù)字復(fù)接系統(tǒng)簡(jiǎn)介 在數(shù)字通信網(wǎng)中，為了擴(kuò)大傳輸容量和提高傳輸效率常常需要把若干個(gè)低速數(shù)字信號(hào)合并成為一個(gè)高速數(shù)字信號(hào)，然后再通過(guò)高速信道傳輸，這就是所謂的數(shù)字復(fù)接技術(shù)。數(shù)字復(fù)接是一種已經(jīng)非常成熟的技術(shù)，廣泛地應(yīng)用于無(wú)線通信、光通信和微波接力通信。 圖 11 數(shù)字復(fù)接系統(tǒng)方框圖 如圖 11 所示，數(shù)字復(fù)接系統(tǒng)包括數(shù)字復(fù)接器 (digital multiplexer)和數(shù)字分接器 (digital demultiplexer)兩部分。數(shù)字復(fù)接器是把兩個(gè)或多個(gè)低速的支路數(shù)字信號(hào)按照時(shí)分復(fù)用方式合并成為一路高速的合路數(shù)字信號(hào)的設(shè)備；數(shù)字分接器是把合路數(shù)字信號(hào)分解為原來(lái)的支路數(shù)字信號(hào)的設(shè)備。數(shù)字復(fù)接器是由定時(shí)、調(diào)整和復(fù)接單元所組成；數(shù)字分接器是由同步、定時(shí)、分接和恢復(fù)單元所組成。定時(shí)單元給設(shè)備提供統(tǒng)一的基準(zhǔn)時(shí)間信號(hào)，同步單元給分接器提供與復(fù)接器基準(zhǔn)時(shí)間同步的時(shí)間信號(hào)，調(diào)整單元負(fù)責(zé)同步輸入的各支路信號(hào)?；謴?fù)單元與調(diào)整單元相對(duì)，負(fù)責(zé)把分接出來(lái)的各支路信號(hào)復(fù)原。 第 6 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 2 數(shù)字復(fù)接方法及方式 數(shù)字復(fù)接的方法 數(shù)字復(fù)接的方法主要有按位復(fù)接、按字復(fù)接和按幀復(fù)接三種。 （ 1）按位復(fù)接 按位復(fù)接的方法是每次只復(fù)接每一個(gè)支路的一位碼。復(fù)接后，碼序列中的第一位表示第一路中的第一位碼；第二位表示第二路的第一位碼；以此類推，第 N 位表示第 N 路的第一位碼。這 N位碼形成第一時(shí)隙。同樣，第二時(shí)隙是有每路的第二位碼復(fù)接而成。這種復(fù)接方法的特點(diǎn)是設(shè)備簡(jiǎn)單、只需小容量存儲(chǔ)，易于實(shí)現(xiàn)。 （ 2）按字復(fù)接 按字復(fù)接就是每次復(fù)接支路的一個(gè)字或字節(jié)。復(fù)接后的碼順序是每個(gè)時(shí)隙為一路 n位碼。它的特點(diǎn)是利于多路合 成和處理，但要求有較大的存儲(chǔ)容量，使得電路較為復(fù)雜。 （ 3）按幀復(fù)接 這種方法是每次復(fù)接一個(gè)之路的一幀數(shù)碼，它的特點(diǎn)是復(fù)接時(shí)不破壞原來(lái)的幀結(jié)構(gòu)，有利于交換，但要求有更大的存儲(chǔ)容量。 數(shù)字復(fù)接的方式 按照復(fù)接時(shí)各低速信號(hào)的情況，復(fù)接方式可分為同步復(fù)接、異步復(fù)接與準(zhǔn)同步復(fù)接。 （ 1）同步復(fù)接 同步復(fù)接被復(fù)接的各個(gè)支路信號(hào)在時(shí)間上是完全同步的。在實(shí)際應(yīng)用中，由于各個(gè)支路信號(hào)到達(dá)的時(shí)間不一樣，造成支路間的碼位相位不同，使得信息不能被正確復(fù)接。因此需要對(duì)支路進(jìn)行相位調(diào)整。在復(fù)接時(shí)，要插入幀同步碼及其它的業(yè)務(wù)碼 。 （ 2）異步復(fù)接 將沒(méi)有統(tǒng)一標(biāo)稱頻率的不同支路數(shù)字信號(hào)進(jìn)行復(fù)接的方式成為異步復(fù)接。在數(shù)字通信中廣泛采用這種復(fù)接方式。 （ 3）準(zhǔn)同步復(fù)接 準(zhǔn)同步復(fù)接是指參與復(fù)接的各個(gè)低速信號(hào)使用各自的時(shí)鐘，但各支路的時(shí)鐘需要在一定的容差范圍內(nèi)。準(zhǔn)同步復(fù)接實(shí)際上是在同步復(fù)接的基礎(chǔ)上增加了碼速調(diào)整功能。 3 系統(tǒng)原理和各模塊設(shè)計(jì) 系統(tǒng)原理及框圖 首先介紹系統(tǒng)的工作過(guò)程。此數(shù)字通信系統(tǒng)分為發(fā)端和收端兩部分。在發(fā)端， FPGA對(duì) A/D變換數(shù)據(jù)、 DIP1 數(shù)據(jù)和 DIP2 數(shù)據(jù)插入幀同步碼，形成一幀，對(duì)此幀按位時(shí)分復(fù)用并串行發(fā)送出 去。同時(shí)， A/D 輸入端的模擬電壓值將通過(guò) FPGA 的處理，顯示在七段數(shù)碼管上。在收端， FPGA 首先從串行碼中提取位時(shí)鐘，然后識(shí)別幀同步。當(dāng)識(shí)別出幀同步后， FPGA 解復(fù)用三路并行碼，分別將這三路并行碼送到后面的 D/A 變換器、 LED1 和 LED2。同時(shí)，第一路并行碼通過(guò) FPGA 的處理，顯示到七段數(shù)碼管上。 傳輸幀結(jié)構(gòu)如圖 31所示： 第 7 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 圖 31 傳輸幀結(jié)構(gòu) 總系統(tǒng)框圖如圖 32所示： 圖 32 總系統(tǒng)框 圖 發(fā)端系統(tǒng)設(shè)計(jì) 圖 33是發(fā)端系統(tǒng)方框圖 圖 33 發(fā)端系統(tǒng)方框圖 如圖 33所示，發(fā)端有三路信號(hào)： A/D 變換信號(hào)、撥碼開(kāi)關(guān) 1和撥碼開(kāi)關(guān) 2產(chǎn)生的8位信碼。 A/D 變換的信碼經(jīng)過(guò) FPGA 處理顯示到七段譯碼管上，它代表變換前模擬信號(hào)的電壓值。由于三路信號(hào)都是靜態(tài)信號(hào)，因此輸入不用進(jìn)行碼速變換和碼速調(diào)整。輸出信號(hào)的碼速率為 256Kbps。 發(fā)端電路在做 PCB 時(shí)需要單層布線，因此將發(fā)端系統(tǒng)板做成三塊小板，分為三個(gè)圖，分別是發(fā)端主圖、 A/D 變換圖和 LED 顯示圖。發(fā)端主圖如 34所示，以發(fā)端 FPGA 為核心，其它功能塊逐一實(shí)現(xiàn)。為了 FPGA 運(yùn)行的穩(wěn)定，要在其周圍加入 6 個(gè)濾波電容，電容值為 。撥碼開(kāi)關(guān)與排阻共同構(gòu)成八位信碼，分別接到 FPGA 的 8個(gè) I/O 端口。復(fù)位電路是系統(tǒng)正常運(yùn)行的必要部分，它由按鍵開(kāi)關(guān)，電解電容和電阻構(gòu)成。主圖板與 AD 變換板、 LED 顯示板之間用插針和電線連接。這些插針和電線將為 A/D 變換板和 LED 顯示 第 8 頁(yè) 共 63 頁(yè) ____________________________________________________________________________________________________ 板提供電源和通信路徑。此外， FPGA 還需要配置電路。配置電路在開(kāi)機(jī)時(shí)將配置文件載入到 FPGA 中， FPGA 才可以工作。配置電路由上拉電阻 和插座組成，其中，五個(gè)端口接到 FPGA 五個(gè)配置引腳，他們是： DATA0、 nSTATUS、 nCONFIG、 CONF_DONE 與 DCLK。 11223344D DC CB BA AT i t l eN um be r R e vi s i onS i z eA4D a t e : 2021 5 16 S he e t of F i l e : D : \我的文檔 \ ..\ T R A N S _D X P _V C H D O C D r a w n B y :C L K1IN2D E V _C L R3D A T A 75D A T A 66D A T A 57D A T A 48D A T A 39D A T A 210D A T A 111D A T A 012D C L K13nCE14T D I15I / O16I / O17I / O18I / O19I / O21I / O22I / O23I / O24I/O25I/O27I/O28I/O29I/O30M S E L 031M S E L 132nC O N F I G34I/O35I/O36I/O37I/O38I/O39C L K43IN44I/O47I/O48I/O49I/O50I/O51I/O52I/O53I/O54nS T A T U S55T R S T56T M S57I/O58I/O59I/O60I/O61I/O62I/O64I/O65I/O66I/O67I N I T _D O N E69R D Y nB U S Y70I/O71I/O72C L K U S R73T D O74nCEO75C O N F _D O N E76T C K77nC S78CS79nW S80nR S81D E V _O E83IN84VCCINT4VCCINT20GNDINT26VCCINT33VCCINT40GNDINT41VCCINT45GNDINT46VCCINT63GNDINT68GNDINT82IN42E P F 112345678161514131211109S312345678161514131211109S2V C C 5VV C C 5V22uFC9C2C8C7S E R I A L _A D _C SSEC_DATA_IN 7SEC_DATA_IN 6SEC_DATA_IN 5SEC_DATA_IN 4SEC_DATA_IN 3SEC_DATA_IN 2SEC_DATA_IN 1SEC_DATA_IN 0THI_DATA_IN 7THI_DATA_IN 6THI_DATA_IN 5THI_DATA_IN 4THI_DATA_IN 3T H I _D A T A _I N 2THI_DATA_IN 1THI_DATA_IN 0V C C 5VV O L T _D I S P _C T L 4V O L T _D I S P _C T L 3V O L T _D I S P _C T L 2V O L T _D I S P _C T L 1VOLT_DISP_CTL 012345678910J1D C L KGNDC O N F _D O N EV C C 5VnC O NnS T A T U SD A T A 0GNDnC O NC O N F _D O N ED C L KnS T A T U SD A T A 0S1R E S E T _NR E S E T _N12J P _B I T _O U T 1F S T _D A T A _I NS E R I A L _A D _I O123456789H e a de r 9R S 2123456789H e a de r 9R S 1NC1GND2C L K3V C C4AOCA C T I V E O C 1V C C 5VG C L K _I NGNDG C L K _I NT H I _D A T A _I N 7T H I _D A T A _I N 6T H I _D A T A _I N 5T H I _D A T A _I N 4T H I _D A T A _I N 3T H I _D A T A _I N 2T H I _D A T A _I N 1T H I _D A T A _I N 0S E C _D A T A _I N 7S E C _D A T A _I N 6S E C _D A T A _I N 5S E C _D A T A _I N 4S E C _D A T A _I N 3S E C _D A T A _I N 2S E C _D A T A _I N 1S E C _D A T A _I N 0V O L T _D I S P 0V O L T _D I S P 1V O L T _D I S P 2V O L T _D I S P 3GNDGNDB I T _O U TB I T _O U TVCC 5VVCC 5VVCC 5VVCC 5VVCC 5VVCC 5VGNDGNDGNDGNDGNDC6C5C4C31234H e a de r 4J P 1V O L T _D I S P 0V O L T _D I S P 1V O L T _D I S P 2V O L T _D I S P 312345H e a de r 5J P 2GND V C C 5VV O L T _D I S P _C T L 0V O L T _D I S P _C T L 1V O L T _D I S P _C T L 2V O L T _D I S P _C T L 3V O L T _D I S P _C T L 41KR21KR31KR41KR51KR610KR1123H e a de r 3J P 3S E R I A L _A D _C SF S T _D A T A _I NS E R I A L _A D _I O12H e a de r 2J P 512H e a de r 2J P 412H e a de r 2J P 6V C C 5VGNDV C C 5VGNDV C C 5VGND22uFC1V C C 5V 圖 34 發(fā)端主圖原理圖 A/D 變換圖如圖 35 所示，要說(shuō)明的是，這里沒(méi)有采用并行 A/D，而是采用了串行A/D，這樣可以節(jié)省 FPGA 的管腳。我使用的 ADC 型號(hào)是 TLC549。 TLC549 轉(zhuǎn)換輸入端模擬量為數(shù)字量，為 FPGA 提供串行數(shù)據(jù)。這塊板的電源由主圖板提供，電源端接到主圖板的電源端。 TLC549 需要一片 的陶瓷電容為芯片的電源端濾波。在做 PCB 時(shí)，這片電容應(yīng) 靠近芯片的 VCC 與 GND。 TLC549 的模擬輸入量有電位器分壓和外部輸入，通過(guò)單刀雙擲開(kāi)關(guān)選擇。外部輸入的模擬量可以是信號(hào)源輸出，音頻輸入等。 11223344D DC CB BA AT i t l eN um be r R e vi s i onS i z eA4D a t e : 2021 5 16 S he e t of F i l e : D : \我的文檔 \ ..\ A D .S C H D O C D r a w n B y :R E F +1A N L G I N2R E F 3GND4CS5DO6I / O C L K7V C C8A D _T L C 150KR P ot 1V C C 5VS2C2S E R I A L _A D _I OF S T _D A T A _I N12J P _M I C 1S E R I A L _A D _C SV C C 5VGNDGNDV C C 5VV C C 5V GNDGND12H e a de r 2J P _P ow e r 1V C C 5VGND123H e a de r 3J P _A DS E R I A L _A D _C SS E R I A L _A D _I OF S T _D A T A _I NV C C V C C 1VCC 5VVCC 5V 圖 35 A/D 變換圖 第 9 頁(yè) 共 63 頁(yè) ________________________________________________________________________________________________