【文章內(nèi)容簡介】 擾、防止浪涌等其它問題也隨之出現(xiàn)。一個良好的產(chǎn)品在設(shè)計之初，就必須從整體上考慮電源的EMI、防干擾、浪涌、瞬態(tài)保護及散熱等重要因素，因此電源設(shè)計是很重要的一個環(huán)節(jié)[19]。 在實際設(shè)計中，設(shè)備的整體供電大多采用開關(guān)電源；而相對于每一塊電路板或每一片重要芯片（如FPGA、CPLD）的供電則需要電壓調(diào)節(jié)器，它主要包含開關(guān)型、并聯(lián)型和線性調(diào)節(jié)器。開關(guān)調(diào)節(jié)器的效率較高，但其本身具有一定的開關(guān)噪聲，從而會從電源的輸入端產(chǎn)生差模與共模干擾信號。線性/并聯(lián)型調(diào)節(jié)器的低噪聲和簡單性使它相對于開關(guān)調(diào)節(jié)器更有吸引力。最簡單的電壓調(diào)節(jié)器是并聯(lián)型調(diào)節(jié)器，它通過調(diào)節(jié)流過電阻的電流，使輸入電壓下降到一個穩(wěn)定的輸出電平。線性調(diào)節(jié)器的輸入電流接近于輸出電流，它的效率（輸出功率除以輸入功率）接近于輸出/輸入電壓比。因此，壓差是一個非常重要的性能，因為更低的壓差意味著更高的效率。LDO（Low Dropout）線性穩(wěn)壓器的低壓差特性有利于改善電路的總體效率，本文采用的就是LDO線性穩(wěn)壓器[20]。: LDO線性穩(wěn)壓器原理結(jié)構(gòu)圖 Q1采用的是PMOS管，好象在電路中串上一個低值的電阻。流過Q1的電流與負載基本一樣，Q1是個壓控元件，靜態(tài)電流非常小。當Vo下降時，通過控制器增加Vsg，使Q1的電流增大，至使Vo上升；當Vo上升時，通過控制器減少Vsg，使Q1電流減少，至使Vo下降，從而達到穩(wěn)定Vo值。TPS703xx系列是TI公司專門為DSP、ASIC和FPGA等芯片供電而設(shè)計的LDO線性穩(wěn)壓器。它提供雙路獨立穩(wěn)壓輸出，且具備電壓監(jiān)測復位（SVS）、手動復位、使能控制以及可編程上電順序等功能，特別適用于DSP芯片的供電。[21]。TPS703xx系列的主要特性如下：雙路獨立穩(wěn)壓輸出；可選擇的上電順序；第一路穩(wěn)壓輸出電流達1A，第二路穩(wěn)壓輸出電流可達2A；快速的瞬態(tài)反應；120ms的上電延遲；第一路穩(wěn)壓輸出的電源準備好（Power Good）指示；極低的靜態(tài)電流（典型值為185 A）；待機狀態(tài)的輸入電流僅1 A；低噪聲輸出，沒有旁路濾波電容時VRMS為78 V；快速輸出電容放電功能；兩路手動復位輸入； 2%精確度的過載和；過熱監(jiān)測；極低輸入電壓時鎖定輸出功能（UVLO）；過熱保護功能。TPS70358是新一代的集成電路穩(wěn)壓器，是一個自耗很低的微型片上系統(tǒng)(SoC)，具有極低的自有噪音和較高的電源紋波抑制PSRR(Power supply ripple rejection)。此外，其小封裝尺寸以及電壓監(jiān)測和復位延遲等功能，使得CPLD的供電設(shè)計變得更簡單和方便，實際使用效果也不錯，滿足CPLD的供電要求[22]。： TPS70358連接圖 顯示電路系統(tǒng)中使用的顯示器主要有發(fā)光二極管顯示器，簡稱LED（Light Emitting Diode）。 LED顯示器結(jié)構(gòu)原理通常使用7段LED構(gòu)成字型“8”，另外，還有一個小數(shù)點發(fā)光二級管，以顯示數(shù)字，符號以及小數(shù)點。這種顯示器有共陰極和共陽極兩種接法。發(fā)光二級管的陽極連接在一起的（公共端K0）稱為共陽極顯示器，陰極連接在一起的（公共端K0）稱為共陰極顯示器。一位顯示器由8個發(fā)光二極管組成，其中，7個發(fā)光二極管構(gòu)成字型“8”的各個筆畫（段）a到g，另外一個小數(shù)點為dp發(fā)光二級管。當在某段發(fā)光二極管上施加一定的正向電壓時，該段筆劃即亮；不加電壓則暗。為了保護各段LED不被損壞，須外加限流電阻[23]。以共陰極LED為例，各LED公共陰極K0接地。若向各控制端a，b，…，g，dp依次送入11100001信號，則該顯示器顯示“7.”字型。 LED七段顯示器 LED顯示器顯示方式LED顯示器有靜態(tài)顯示和動態(tài)顯示兩種方式。LED靜態(tài)顯示方式：靜態(tài)顯示就是當顯示器顯示某個字符時，相應的段（發(fā)光二級管）恒定的導通或截止，直到顯示另一個字符為止。例如，7段顯示器的a，b，c段恒定導通，其余段和小數(shù)點恒定截止時顯示7；當顯示字符8時，顯示器的a,b,c,d,e,f,g 段恒定導通，dp截止。LED顯示器工作于靜態(tài)顯示方式時，各位的共陰極（公共端K0）接地；若為共陽極（公共端K0），則接+5V電源。每位的段選線（a到dp）分別與一個8位鎖存器的輸出口相連，顯示器中的各位相互獨立，而且各位的顯示字符一經(jīng)確定，相應的所存的輸出將維持不變。正因為如此，靜態(tài)顯示器的亮度較高。這種顯示方式編程容易，管理也較簡單，但占用的I/O口線資源較多。因此，在顯示位數(shù)較多的情況下，一般采用動態(tài)顯示方式。LED動態(tài)顯示方式：在多位7 段LED 顯示中，為了簡化電路，降低成本，則將所有位的段選線并聯(lián)在一起，剛好由8 個I/O 口來控制8 個段。而公共端（共陽極/共陰極）則分別由相應的I/O 口控制，以實現(xiàn)各個位的分時選通。[24]。 4位共陰極LED動態(tài)顯示接口電路 由于所有的段選線并聯(lián)到同一個I/O，由這個I/O 口來控制，因此，若是所有的4 位7 段LED 都選通的話，4 位7 段LED 將會顯示相同的字符。要使各個位的7 段LED 顯示不同的字符，就必須采用動態(tài)掃描方法來輪流點亮每一位7 段LED，即在每一瞬間只選通一位7 段LED 進行顯示單獨的字符。在此段點亮時間內(nèi)，段選控制I/O 口輸出要顯示的相應字符的段選碼，而位選控制I/O 口則輸出位選信號，向要顯示的位送出選通電平（共陰極則送出低電平，共陽極則送出高電平），使得該位顯示相應字符。這樣將四位7 段LED 輪流去點亮，使得每位分時顯示該位應顯示的字符。 秒，當每位顯示的間隔未超過33ms 時，并在顯示時保持直到下一位顯示，則由于人眼的視覺暫留效果眼睛看上去就像是4 位7 段LED 都在點亮。設(shè)計時，要注意每位顯示的間隔時間，由于一位7 段LED 的熄滅時間不能超過100ms，也就是說點亮其它位所用的時間不能超過100ms，這樣當有N 位的7 段LED 用來顯示時，每一位間隔的時間t 就必須符合下面的式子：t≦100ms/(N1)比如，現(xiàn)在使用4 位，也就是N＝4，則由式子可以算出t≦33ms，就是每一位的間隔時間不能超過33ms。當然時間可以也設(shè)得短一些，比如5ms 或1ms 也可以[25]。：7406是反相驅(qū)動器（30V高電壓，OC門），這是因為CPLD的I/O口正邏輯輸出的位控與共陰極LED要求的低電平點亮正好相反，即當CPLD的I/O口位控先輸出高電平時，點亮一位LED。7407是同相OC門，作段選碼驅(qū)動器。4 軟件實現(xiàn) 本章節(jié)介紹了在軟件設(shè)計中所使用的編程語言和開發(fā)軟件，給出了部分模塊的程序代碼。 硬件描述語言硬件描述語言是實現(xiàn) EDA 的編程語言，目前，使用最廣泛的硬件描述語言是 VHDL和 VerilogHDL。(1)VHDLVHDL 是由美國國防部于 20 世紀 80 年代提出的一種標準，其核心思想是用文字和語言的方式記錄下完整的電路設(shè)計，當看到這種語言時，就能看到該語言對應的電路設(shè)計。很快的，VHDL 被 IEEE 所承認，成為了工業(yè)界的標準。隨著時間的推移，VHDL 的標準也得到不斷的修正和更新[26]。 與其它硬件描述語言相比，VHDL 具有良好的可讀性、可移植性，對設(shè)計的描述具有相對獨立性，擁有更強的行為描述能力，支持層次化設(shè)計，具有多層次描述系統(tǒng)硬件功能的能力，具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。VHDL 擁有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能檢查設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行時序和功能仿真?？梢岳肊DA 工具進行邏輯綜合和優(yōu)化，并自動將 VHDL 轉(zhuǎn)化為門級網(wǎng)表[27]。 (2)Verilog HDL Verilog HDL 是在 C 語言的基礎(chǔ)上發(fā)展起來的，語法和 C 語言極為相似。該硬件描述語言由 GDA（Gateway DesignAutomation）公司所創(chuàng)造，但并沒公開分表，后來，Cadence公司于 1989 年收購了 GDA 公司，Verilog HDL 理所當然的成為了 Cadence 公司的專利。后來，Verilog HDL 被 IEEE 收錄和標準化，即 IEEE13641995，越來越多公司和設(shè)計人員開始使用 Verilog HDL。Verilog HDL 簡單易學，特別對于學過 C 語言或有 C 語言開發(fā)經(jīng)驗的人，一般只需花很短時間就能學習和熟悉它，不過要想熟練運用它，則需要經(jīng)常編寫代碼和做實驗，最好能做幾個實際的項目，通過實際項目開發(fā)，可以讓 FPGA 開發(fā)人員進一步了解和精通Verilog HDL[28]。觀察一下兩者的結(jié)構(gòu)，我們可以發(fā)現(xiàn) Verilog HDL 語言的系統(tǒng)抽象能力稍遜于 VHDL，而對門級開關(guān)電路的描述能力則優(yōu)于 VHDL。VHDL 的書寫的規(guī)則比 Verilog HDL 煩瑣一些，換句話說，VHDL 格式很固定，語法更嚴謹，對于 Verilog HDL，其語法的自由度較高。本設(shè)計中采用 VHDL 對 CPLD 進行邏輯實現(xiàn)[29]。VHDL進行工程設(shè)計的優(yōu)點是多方面的，具體如下：(1)與其他硬件描述語言相比，VHDL具有更強的行為描述能力。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風格的VHDL程序綜合成為具體的FPGA和CPLD等目標器件的網(wǎng)表文件已不成問題，只是在綜合與效率上略有差異。(2)VHDL具有豐富的仿真語句和庫函數(shù)。使得在任何大系統(tǒng)的設(shè)計早期，就能查檢系統(tǒng)的功能可行性，隨時針對系統(tǒng)進行仿真模擬，是設(shè)計者對整個工程的結(jié)構(gòu)和功能可行性做出判斷。(3)VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計的分解和