【文章內(nèi)容簡(jiǎn)介】 擾、防止浪涌等其它問(wèn)題也隨之出現(xiàn)。一個(gè)良好的產(chǎn)品在設(shè)計(jì)之初，就必須從整體上考慮電源的EMI、防干擾、浪涌、瞬態(tài)保護(hù)及散熱等重要因素，因此電源設(shè)計(jì)是很重要的一個(gè)環(huán)節(jié)[19]。 在實(shí)際設(shè)計(jì)中，設(shè)備的整體供電大多采用開(kāi)關(guān)電源；而相對(duì)于每一塊電路板或每一片重要芯片（如FPGA、CPLD）的供電則需要電壓調(diào)節(jié)器，它主要包含開(kāi)關(guān)型、并聯(lián)型和線性調(diào)節(jié)器。開(kāi)關(guān)調(diào)節(jié)器的效率較高，但其本身具有一定的開(kāi)關(guān)噪聲，從而會(huì)從電源的輸入端產(chǎn)生差模與共模干擾信號(hào)。線性/并聯(lián)型調(diào)節(jié)器的低噪聲和簡(jiǎn)單性使它相對(duì)于開(kāi)關(guān)調(diào)節(jié)器更有吸引力。最簡(jiǎn)單的電壓調(diào)節(jié)器是并聯(lián)型調(diào)節(jié)器，它通過(guò)調(diào)節(jié)流過(guò)電阻的電流，使輸入電壓下降到一個(gè)穩(wěn)定的輸出電平。線性調(diào)節(jié)器的輸入電流接近于輸出電流，它的效率（輸出功率除以輸入功率）接近于輸出/輸入電壓比。因此，壓差是一個(gè)非常重要的性能，因?yàn)楦偷膲翰钜馕吨叩男?。LDO（Low Dropout）線性穩(wěn)壓器的低壓差特性有利于改善電路的總體效率，本文采用的就是LDO線性穩(wěn)壓器[20]。: LDO線性穩(wěn)壓器原理結(jié)構(gòu)圖 Q1采用的是PMOS管，好象在電路中串上一個(gè)低值的電阻。流過(guò)Q1的電流與負(fù)載基本一樣，Q1是個(gè)壓控元件，靜態(tài)電流非常小。當(dāng)Vo下降時(shí)，通過(guò)控制器增加Vsg，使Q1的電流增大，至使Vo上升；當(dāng)Vo上升時(shí)，通過(guò)控制器減少Vsg，使Q1電流減少，至使Vo下降，從而達(dá)到穩(wěn)定Vo值。TPS703xx系列是TI公司專門為DSP、ASIC和FPGA等芯片供電而設(shè)計(jì)的LDO線性穩(wěn)壓器。它提供雙路獨(dú)立穩(wěn)壓輸出，且具備電壓監(jiān)測(cè)復(fù)位（SVS）、手動(dòng)復(fù)位、使能控制以及可編程上電順序等功能，特別適用于DSP芯片的供電。[21]。TPS703xx系列的主要特性如下：雙路獨(dú)立穩(wěn)壓輸出；可選擇的上電順序；第一路穩(wěn)壓輸出電流達(dá)1A，第二路穩(wěn)壓輸出電流可達(dá)2A；快速的瞬態(tài)反應(yīng)；120ms的上電延遲；第一路穩(wěn)壓輸出的電源準(zhǔn)備好（Power Good）指示；極低的靜態(tài)電流（典型值為185 A）；待機(jī)狀態(tài)的輸入電流僅1 A；低噪聲輸出，沒(méi)有旁路濾波電容時(shí)VRMS為78 V；快速輸出電容放電功能；兩路手動(dòng)復(fù)位輸入； 2%精確度的過(guò)載和；過(guò)熱監(jiān)測(cè)；極低輸入電壓時(shí)鎖定輸出功能（UVLO）；過(guò)熱保護(hù)功能。TPS70358是新一代的集成電路穩(wěn)壓器，是一個(gè)自耗很低的微型片上系統(tǒng)(SoC)，具有極低的自有噪音和較高的電源紋波抑制PSRR(Power supply ripple rejection)。此外，其小封裝尺寸以及電壓監(jiān)測(cè)和復(fù)位延遲等功能，使得CPLD的供電設(shè)計(jì)變得更簡(jiǎn)單和方便，實(shí)際使用效果也不錯(cuò)，滿足CPLD的供電要求[22]。： TPS70358連接圖 顯示電路系統(tǒng)中使用的顯示器主要有發(fā)光二極管顯示器，簡(jiǎn)稱LED（Light Emitting Diode）。 LED顯示器結(jié)構(gòu)原理通常使用7段LED構(gòu)成字型“8”，另外，還有一個(gè)小數(shù)點(diǎn)發(fā)光二級(jí)管，以顯示數(shù)字，符號(hào)以及小數(shù)點(diǎn)。這種顯示器有共陰極和共陽(yáng)極兩種接法。發(fā)光二級(jí)管的陽(yáng)極連接在一起的（公共端K0）稱為共陽(yáng)極顯示器，陰極連接在一起的（公共端K0）稱為共陰極顯示器。一位顯示器由8個(gè)發(fā)光二極管組成，其中，7個(gè)發(fā)光二極管構(gòu)成字型“8”的各個(gè)筆畫（段）a到g，另外一個(gè)小數(shù)點(diǎn)為dp發(fā)光二級(jí)管。當(dāng)在某段發(fā)光二極管上施加一定的正向電壓時(shí)，該段筆劃即亮；不加電壓則暗。為了保護(hù)各段LED不被損壞，須外加限流電阻[23]。以共陰極LED為例，各LED公共陰極K0接地。若向各控制端a，b，…，g，dp依次送入11100001信號(hào)，則該顯示器顯示“7.”字型。 LED七段顯示器 LED顯示器顯示方式LED顯示器有靜態(tài)顯示和動(dòng)態(tài)顯示兩種方式。LED靜態(tài)顯示方式：靜態(tài)顯示就是當(dāng)顯示器顯示某個(gè)字符時(shí)，相應(yīng)的段（發(fā)光二級(jí)管）恒定的導(dǎo)通或截止，直到顯示另一個(gè)字符為止。例如，7段顯示器的a，b，c段恒定導(dǎo)通，其余段和小數(shù)點(diǎn)恒定截止時(shí)顯示7；當(dāng)顯示字符8時(shí)，顯示器的a,b,c,d,e,f,g 段恒定導(dǎo)通，dp截止。LED顯示器工作于靜態(tài)顯示方式時(shí)，各位的共陰極（公共端K0）接地；若為共陽(yáng)極（公共端K0），則接+5V電源。每位的段選線（a到dp）分別與一個(gè)8位鎖存器的輸出口相連，顯示器中的各位相互獨(dú)立，而且各位的顯示字符一經(jīng)確定，相應(yīng)的所存的輸出將維持不變。正因?yàn)槿绱耍o態(tài)顯示器的亮度較高。這種顯示方式編程容易，管理也較簡(jiǎn)單，但占用的I/O口線資源較多。因此，在顯示位數(shù)較多的情況下，一般采用動(dòng)態(tài)顯示方式。LED動(dòng)態(tài)顯示方式：在多位7 段LED 顯示中，為了簡(jiǎn)化電路，降低成本，則將所有位的段選線并聯(lián)在一起，剛好由8 個(gè)I/O 口來(lái)控制8 個(gè)段。而公共端（共陽(yáng)極/共陰極）則分別由相應(yīng)的I/O 口控制，以實(shí)現(xiàn)各個(gè)位的分時(shí)選通。[24]。 4位共陰極LED動(dòng)態(tài)顯示接口電路 由于所有的段選線并聯(lián)到同一個(gè)I/O，由這個(gè)I/O 口來(lái)控制，因此，若是所有的4 位7 段LED 都選通的話，4 位7 段LED 將會(huì)顯示相同的字符。要使各個(gè)位的7 段LED 顯示不同的字符，就必須采用動(dòng)態(tài)掃描方法來(lái)輪流點(diǎn)亮每一位7 段LED，即在每一瞬間只選通一位7 段LED 進(jìn)行顯示單獨(dú)的字符。在此段點(diǎn)亮?xí)r間內(nèi)，段選控制I/O 口輸出要顯示的相應(yīng)字符的段選碼，而位選控制I/O 口則輸出位選信號(hào)，向要顯示的位送出選通電平（共陰極則送出低電平，共陽(yáng)極則送出高電平），使得該位顯示相應(yīng)字符。這樣將四位7 段LED 輪流去點(diǎn)亮，使得每位分時(shí)顯示該位應(yīng)顯示的字符。 秒，當(dāng)每位顯示的間隔未超過(guò)33ms 時(shí)，并在顯示時(shí)保持直到下一位顯示，則由于人眼的視覺(jué)暫留效果眼睛看上去就像是4 位7 段LED 都在點(diǎn)亮。設(shè)計(jì)時(shí)，要注意每位顯示的間隔時(shí)間，由于一位7 段LED 的熄滅時(shí)間不能超過(guò)100ms，也就是說(shuō)點(diǎn)亮其它位所用的時(shí)間不能超過(guò)100ms，這樣當(dāng)有N 位的7 段LED 用來(lái)顯示時(shí)，每一位間隔的時(shí)間t 就必須符合下面的式子：t≦100ms/(N1)比如，現(xiàn)在使用4 位，也就是N＝4，則由式子可以算出t≦33ms，就是每一位的間隔時(shí)間不能超過(guò)33ms。當(dāng)然時(shí)間可以也設(shè)得短一些，比如5ms 或1ms 也可以[25]。：7406是反相驅(qū)動(dòng)器（30V高電壓，OC門），這是因?yàn)镃PLD的I/O口正邏輯輸出的位控與共陰極LED要求的低電平點(diǎn)亮正好相反，即當(dāng)CPLD的I/O口位控先輸出高電平時(shí)，點(diǎn)亮一位LED。7407是同相OC門，作段選碼驅(qū)動(dòng)器。4 軟件實(shí)現(xiàn) 本章節(jié)介紹了在軟件設(shè)計(jì)中所使用的編程語(yǔ)言和開(kāi)發(fā)軟件，給出了部分模塊的程序代碼。 硬件描述語(yǔ)言硬件描述語(yǔ)言是實(shí)現(xiàn) EDA 的編程語(yǔ)言，目前，使用最廣泛的硬件描述語(yǔ)言是 VHDL和 VerilogHDL。(1)VHDLVHDL 是由美國(guó)國(guó)防部于 20 世紀(jì) 80 年代提出的一種標(biāo)準(zhǔn)，其核心思想是用文字和語(yǔ)言的方式記錄下完整的電路設(shè)計(jì)，當(dāng)看到這種語(yǔ)言時(shí)，就能看到該語(yǔ)言對(duì)應(yīng)的電路設(shè)計(jì)。很快的，VHDL 被 IEEE 所承認(rèn)，成為了工業(yè)界的標(biāo)準(zhǔn)。隨著時(shí)間的推移，VHDL 的標(biāo)準(zhǔn)也得到不斷的修正和更新[26]。 與其它硬件描述語(yǔ)言相比，VHDL 具有良好的可讀性、可移植性，對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，擁有更強(qiáng)的行為描述能力，支持層次化設(shè)計(jì)，具有多層次描述系統(tǒng)硬件功能的能力，具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。VHDL 擁有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行時(shí)序和功能仿真?？梢岳肊DA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)將 VHDL 轉(zhuǎn)化為門級(jí)網(wǎng)表[27]。 (2)Verilog HDL Verilog HDL 是在 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的，語(yǔ)法和 C 語(yǔ)言極為相似。該硬件描述語(yǔ)言由 GDA（Gateway DesignAutomation）公司所創(chuàng)造，但并沒(méi)公開(kāi)分表，后來(lái)，Cadence公司于 1989 年收購(gòu)了 GDA 公司，Verilog HDL 理所當(dāng)然的成為了 Cadence 公司的專利。后來(lái)，Verilog HDL 被 IEEE 收錄和標(biāo)準(zhǔn)化，即 IEEE13641995，越來(lái)越多公司和設(shè)計(jì)人員開(kāi)始使用 Verilog HDL。Verilog HDL 簡(jiǎn)單易學(xué)，特別對(duì)于學(xué)過(guò) C 語(yǔ)言或有 C 語(yǔ)言開(kāi)發(fā)經(jīng)驗(yàn)的人，一般只需花很短時(shí)間就能學(xué)習(xí)和熟悉它，不過(guò)要想熟練運(yùn)用它，則需要經(jīng)常編寫代碼和做實(shí)驗(yàn)，最好能做幾個(gè)實(shí)際的項(xiàng)目，通過(guò)實(shí)際項(xiàng)目開(kāi)發(fā)，可以讓 FPGA 開(kāi)發(fā)人員進(jìn)一步了解和精通Verilog HDL[28]。觀察一下兩者的結(jié)構(gòu)，我們可以發(fā)現(xiàn) Verilog HDL 語(yǔ)言的系統(tǒng)抽象能力稍遜于 VHDL，而對(duì)門級(jí)開(kāi)關(guān)電路的描述能力則優(yōu)于 VHDL。VHDL 的書(shū)寫的規(guī)則比 Verilog HDL 煩瑣一些，換句話說(shuō)，VHDL 格式很固定，語(yǔ)法更嚴(yán)謹(jǐn)，對(duì)于 Verilog HDL，其語(yǔ)法的自由度較高。本設(shè)計(jì)中采用 VHDL 對(duì) CPLD 進(jìn)行邏輯實(shí)現(xiàn)[29]。VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：(1)與其他硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風(fēng)格的VHDL程序綜合成為具體的FPGA和CPLD等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題，只是在綜合與效率上略有差異。(2)VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)。使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查檢系統(tǒng)的功能可行性，隨時(shí)針對(duì)系統(tǒng)進(jìn)行仿真模擬，是設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。(3)VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和